200字指令，Agent设计出首个可流片CPU，半天做完人类18个月工作

在半导体行业，设计一款领先的集成电路（IC）一直被视为硬件工程的巅峰挑战之一。通常情况下，从架构定义到最终流片（Tape-out），需要动辄数百人的工程团队协作，研发生产周期长达 18 至 36 个月，投入数亿美元。高昂的容错成本使“一次性成功”成为刚需，为此，验证环节甚至占据了总工作量的 50% 以上。

然而，就在最近，芯片设计初创公司 Verkor 发布的一项研究打破了这一常态。其开发的自主 AI 智能体——Design Conductor（简称 DC），仅凭一份219 字的自然语言需求文档，在短短 12 小时内，便独立完成了从微架构设计到可供流片的 GDSII（物理版图数据）的全流程。由此诞生的 VerCore CPU，不仅主频高达 1.48 GHz、具备运行 Linux 的能力，其性能更直逼 2011 年时期的主流商用处理器。这也是目前已知的首个由自主代理完整构建出的工作级CPU。

Design Conductor：半导体设计的“数字指挥官”

与简单的代码补全工具不同，Design Conductor 是一个具备长时程推理能力和复杂工具调用能力的自主代理系统。其核心架构旨在解决硬件工程中极为严苛的功耗、性能、面积（PPA）多目标约束。在系统架构与基础设施层面，为应对电子设计自动化（EDA）极其密集的计算需求，DC 采用了云端扩展架构。

其内部由多个关键模块协同工作。首先是 LLM 推理引擎与上下文管理，DC 使用了尖端大语言模型作为决策中枢；为防止信息过载导致推理质量下降，系统又引入了上下文管理模块，实时监控并优化跨并发会话的 Token 使用。

其次是跨迭代的自主内存系统承担知识库功能，负责存储技术需求、代码库信息和设计规则。它确保智能体在长达 12 小时的任务中保持逻辑连续性。最后则是分布式执行环境：智能体运行在装有专业 EDA 工具的虚拟机或容器中，能够直接编写并运行 Verilog 代码、执行逻辑仿真和物理合成。

DC 的工作模式模仿了传统工程团队的职能分工，通过多个子智能体（Subagents）执行链式流程，实现“多角色”协同的自动化工作流。其中设计规划模块负责分析用户需求，生成微架构方案；逻辑实现与评审模块可生成 Verilog RTL 代码及配套测试平台，通过设计评审智能体分析流水线冲突等潜在缺陷。接着，系统集成模块随即汇聚各个模块，利用 RISC-V 标准指令集模拟器 Spike 进行全系统验证。

此外，当测试失败时，智能体还能自动解析 VCD（值变转储）文件并将其转换为 CSV 格式，对比硬件状态与架构状态，通过根因分析精准定位逻辑错误。最后，PPA 收敛是最关键的一步。智能体可根据后端工具生成的时序、功耗和面积报告，迭代修改 RTL（如添加前推逻辑 Forwarding 或重构算术单元），直到满足性能指标。

12小时的结晶：VerCore 处理器深度解析

为验证 DC 的实战能力，Verkor 团队设定了一个极具挑战性的目标：在基于亚利桑那州立大学开发的 7nm 预测工艺设计包 ASAP7 工艺下，构建一款支持 Linux 的 RISC-V CPU。

在 12 小时内，DC 展现出令人惊叹的计算强度与工程精细度。项目运行周期内累计处理的 Token 流达到数十亿量级，堪称深层推理马拉松。芯片设计对逻辑严密性的要求近乎苛刻，系统必须通过精密的上下文管理模块，在长时程的会话中不断同步技术规范与设计规则，确保智能体在处理庞大的 Verilog 代码库时不会因信息过载而产生逻辑幻觉。

这种跨越的底层支撑正是前文提到的那套高度自动化的“开发-验证-修复”闭环体系。在编写出支持 RV32I 基础指令集与 ZMMUL 高性能乘法扩展的 RTL 代码后，为达到极限频率，DC 智能体还经历了多轮物理合成迭代，不断调整逻辑深度与前推路径。

在这种持续的反馈优化下，结果没有令人失望。VerCore 最终成功在 1.48 GHz 的高频下达成时序闭合，并以 2809 μm² 的极精简面积（不含缓存）实现了 3261 分的 CoreMark 跑分。对比来看，这一性能水平与 2011 年中期的 Intel Celeron SU2300（双核 1.2 GHz）相当，但考虑到其是在 12 小时内由 AI 独立设计完成的，效率提升已达指数级。

在 VerCore 的开发过程中，DC 还展现出令人惊叹的硬件优化直觉。为了达到 1.6 GHz 的预期目标，智能体在没有明确人类指令的情况下，自主实施了包含早期分支解析（在解码阶段即进行分支处理以降低延迟）、前推逻辑（独立解决数据相关性冲突）等在内的多项高级特性，还构建了一个平衡的 4 级 Booth-Wallace 乘法器。实验显示，该模块在隔离状态下主频可飙升至 2.57 GHz。

AI 真的“懂”硬件吗？

尽管 DC 在实战中展现了卓越性能，但研究团队同时揭示了 AI 在硬件设计中与人类工程师不同的独特思维逻辑及局限性。

例如，研究人员发现，AI 智能体目前更多依赖于“反馈-纠错”循环。DC 最初设计的前推逻辑可能导致关键路径过长，但它无法直接预见这一问题，而是在接收到 EDA 工具的时序违例报告后，才开始通过迭代尝试来缩短路径。

另外，大模型主要基于顺序执行的软件代码训练，但硬件描述语言（HDL，如 Verilog）本质上是由并发和事件驱动的。因此，这种软件思维与并发逻辑的天然冲突，让 AI 有时误认为减少代码行数就能缩短时序路径，然而，这在硬件设计中并不总是成立。

实验还证明，“提示词工程“对智能体而言依然相当关键，输入需求的质量有时甚至会决定输出结果。Verkor 指出，必须在需求中包含可度量的指标。例如，若文档中未明确要求“每指令周期数（CPI）≤ 1.5”，DC 可能就会生成一个功能正确但性能极差的设计。AI 需要明确的性能锚点来引导其测试平台进行针对性优化。

硅片设计也将打破垄断，迎来民主化？

除了技术上的突破，Design Conductor 的成功或预示半导体产业结构将发生剧变。原本 18-36 个月的流片周期有望在 AI 助力下压缩至 3~6 个月；此前，许多针对特定领域、低产量的定制芯片设计，由于研发成本过高，被认为不具商业可行性。AI 智能体将进一步降低设计门槛，让专用芯片的开发变得廉价且快速。

对于人类工程师而言，他们将从低级 RTL 编写和繁琐的 Bug 修复中解脱出来，转而担任“首席架构师”的角色，专注于战略目标设定和高层级架构指导。另外，初步测试显示，DC 的内存系统和子智能体结构可以扩展支持包含数百万行 Verilog 代码的项目。目前其已在尝试设计 13 级乱序执行（Out-of-Order）处理器，为硅片设计提供超大规模复杂性支持

一直以来，硬件设计都是一项高度受限的多目标耦合工程，但 Verkor 的这项研究证明，自主 AI 智能体完全足以胜任这种复杂任务。通过 200 余字的文档、半天内就能生成 1.5 GHz 的处理器，我们离“芯片随需而变”的未来已不再遥远。正如 Verkor 团队所言，AI 正在攻克芯片设计的“最后边疆”。

参考内容：

https://www.alphaxiv.org/overview/2603.08716v1

https://www.lesswrong.com/posts/uix7mr2DyjeJ5pmaL/an-agent-autonomously-builds-a-1-5-ghz-linux-capable-risc-v

https://verkor.io/

https://github.com/riscv-software-src/riscv-isa-sim

https://www.eembc.org/coremark/