台积电先进封装科普：CoWoS、CoPoS、CoWoP 到底是个啥？谁才是下一代最该关注的技术？

随着摩尔定律逐渐逼近物理极限，芯片制程微缩效益有限，业界正寻求新的破口，而先进封装（Advanced Packaging）成为近年最受瞩目的技术之一。 随着台积电的CoWoS产能逐渐供不应求，陆续出现CoPos、CoWoP等新技术，但这两个技术和CoWoS差在哪里？ 何时开始导入？

以下内容来自台湾地区科技媒体《科技新报》整理解读：

下图可以看到，其实CoWoS、CoPos、CoWoP堆叠方式有些不同，例如CoPoS主要是将中间层改成面板RDL; CoWop 则是通过开发技术含量较高的 PCB 主板，来取代 IC 载板。

接着，我们来仔细介绍这三项技术的主要差异，但在此之前，要先了解这些延伸技术的根源──台积电的先进封装CoWoS。

台积电先进封装技术CoWoS，还细分为CoWoS-S、CoWoS-R、CoWoS-L

CoWoS 是台积电的 2.5D、3D 封装技术，可分成「CoW」和「WoS」来看。

CoW（Chip-on-Wafer）是芯片堆栈，WoS（Wafer-on-Substrate）则是将芯片堆叠在基板上，所以 CoWoS（Chip-on-Wafer-on-Substrate）的意思是把芯片堆叠起来，再封装于基板上，最终形成 2.5D、3D 的型态，可减少芯片的空间，同时减少功耗和成本。

CoWoS 是先将逻辑芯片与 HBM（高带宽内存）安装在硅中间层（Interposer）上，透过中间层内部微小金属线来整合左右不同芯片的电子讯号，同时经由硅穿孔（TSV）来连接下方基板，将讯号导向下方，最终透过金属球（bumps）与外部电路衔接。

其中，CoWoS 技术又分成 CoWoS-R、CoWoS-L 和 CoWoS-S 三种技术，因中间层材质不同，成本也不同，客户可依据自身条件选择要哪样技术。

目前成本最高的是CoWoS-S，因为其中介层采用「硅」（Sillicon），也是主流方案，如NVIDIA H100、AMD MI300都使用CoWoS-S。 然而，CoWoS-S因使用高纯度硅材与TSV制程，加工难度大，且中间层面积受曝光机台限制，封装尺寸上限大约为2,500平方毫米。

▲ CoWoS-S。 （Source：台积电，下同）

CoWoS-R 采用InFO中用到的互连技术，其中介层使用RDL（重布线层）来连接小芯片之间，支持弹性封装设计，适合对成本较为敏感的AIASIC应用、网通设备或边缘AI。

▲ CoWoS-R。

至于CoWoS-L成本介于CoWoS-S、CoWoS-R之间，中间层使用LSI（局部硅互连，Local Silicon Interconnect）和RDL，即局部区域以硅中间层串连芯片，其他区域用RDL或基板，实现密集的芯片与芯片连接，支持高达12颗HBM内存的堆叠应用，可说结合CoWoS-S和CoWoS-R/InFO的技术优点。

▲ CoWoS-L。

台积电高效能封装整合处处长侯上勇在Semicon Taiwan 2024 专题演讲中提到，由于顶部芯片（Top Die）成本非常高，CoWoS-L 是比 CoWoS-R、CoWoS-S 更能满足所有条件的最佳解，因此会从 CoWoS-S 逐步转移至 CoWoS-L，并称 CoWoS-L 是未来蓝图要角。

有趣的是，也有人认为CoWoS-L意思是Large，专为超大型AI训练平台与高集成度应用而设计，延续CoWoS-S架构，但进一步突破硅中间层尺寸限制，开发可支持超过2,500平方毫米的超大面积中间层技术。

▲ CoWoS 技术路线图

CoWoS「面板化」！ 解决成本、大尺寸芯片翘曲问题

了解CoWoS的技术分支后，接着来聊聊CoPoS和CoWoP。

由于AI芯片越来越大、设计越来越复杂，传统的圆形晶圆在面积利用率和封装效率逐渐受限，因此开始走向「以方代圆」，以面板（Panel）取代晶圆（Wafer），将芯片排列在矩形基板上，最后再透过封装制程连接到底层的加载板上，让多颗芯片可以封装一起，也就是所谓的「CoPoS」（Chip-on-Panel-on-Substrate）。

▲ CoPoS 示意图。 （Source：亚智科技）

CoPoS 是将芯片排列在方形「面板 RDL 层」，取代原先圆形的硅中间层，强化不同导电层与材料间的电路互连布局，提升面积利用率与产能。 此外，因导入玻璃或蓝宝石等新材料，方形尺寸可进行多颗芯片封装、整合不同尺寸芯片，同时支持更大光罩、缓解芯片越大越明显的翘曲问题。

业界分析，CoPoS是CoWoS-L或CoWoS-R的矩形变形概念，将传统300毫米硅晶圆改为方形面板设计，尺寸310×310毫米、515×510毫米或750×620毫米等，目前供应链研发方向皆以台积电释出的规格为主。 不过 CoPoS 初步尺寸选定采用 310×310 毫米。

业界传出，台积电预计2026年设立首条CoPoS实验线，目标2028年底至2029年之间实现量产，第一个客户就是NVIDIA。 此外，未来CoPoS封装的方向，主要锁定AI等高阶应用，采用CoWoS-R制程的将锁定博通，CoWoS-L则目标服务NVIDIA及AMD。

至于CoPoS 与 FOPLP（扇出型面板级封装，Fan-out Panel Level Packaging）差异在哪？ 前者用于 AI 高端芯片、中间层材料是从硅转为玻璃，而后者用于 PMIC、RFIC 等低成本芯片的成熟制程，并不需要中间层，直接通过RDL 互连。

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