ISSCC 2026 前瞻：SK 海力士将展示 14.4Gbps LPDDR6 内存，三星升级至 12.8Gbps

2 月 13 日，韩国两大存储厂商 SK 海力士与三星电子计划在 2026 年国际固态电路会议（ISSCC 2026）上展示下一代 LPDDR6 低功耗内存方案。

根据已公布信息，SK 海力士将推出 16Gb 的 LPDDR6 模组，单引脚传输速率达 14.4Gbps；三星则将展示 16Gb、12.8Gbps 的 LPDDR6 产品，较其在 CES 2026 上公布的 10.7Gbps 版本进一步提升。

IT之家注：ISSCC 2026 将于 2 月 15 日至 19 日在美国旧金山举行。

SK 海力士的 LPDDR6 产品采用 1c（1γ）制程节点制造，为公司第六代 10nm DRAM 工艺。

其 14.4Gbps 的速率对应 JEDEC 规范中 LPDDR6 的最高速档，意味着 SK 海力士在标准频率范围内已接近“跑满”，并引发外界对未来可能出现更高频 LPDDR6X 等超频版本的联想。

相比之下，三星16Gb LPDDR6 速率为 12.8Gbps。三星本代产品采用 12nm 制程，略次于 SK 海力士的 10nm 级别，但三星强调其新一代LPDDR6 相较前代 LPDDR5X 可实现 21% 的能效提升。此外，三星 LPDDR6 使用 NRZ 信号进行 I/O 传输，并采用12DQ 子通道架构。

除了速率与制程差异外，LPDDR6标准本身也引入了多项关键特性。其中最受关注的是“行激活计数追踪”（row activation count tracking）机制，为 DRAM标准首次引入该能力，可由控制器与内存芯片共同监测行激活次数，以更直接地对抗 RowHammer 攻击，而不再仅依赖以刷新为主的缓解手段。

此外，LPDDR6 还将元数据直接嵌入数据包中，而无需再使用专用引脚，从而支持更完整的芯片内与链路级纠错能力，包括单比特纠错与多比特检测。

在功耗方面，LPDDR6 支持跨三条电压轨的动态电压频率调节（DVFS），相比 LPDDR5 的两条电压轨进一步扩展；同时还提供新的效率模式，可在提升器件密度的同时降低 I/O 功耗。

本文源自：IT之家