摆脱先进制程依赖，日厂另辟蹊径

文｜半导体产业纵横

日本将纳米压印光刻技术定位为后极紫外光刻时代的一种补充技术。

随着台积电在人工智能芯片领域不断扩大规模优势，日本半导体企业正转向先进封装和替代光刻技术。台积电的3纳米和2纳米产能已基本锁定，先进封装的销售额占比日益增长。该公司有望在2029年或2030年左右实现年营收超过2500亿美元。这种不断扩大的差距促使日本企业将重点放在面板级封装和纳米压印技术上。这两项技术在2025年日本半导体展（SEMICON Japan 2025）上被视为突破制造瓶颈、在快速发展的人工智能加速器供应链中站稳脚跟的关键手段。

台积电预计到2025年将占据全球晶圆代工市场70%以上的份额。其最先进的制程节点已被预订数年之久。除了领先的逻辑制造技术外，先进封装技术也已从辅助功能发展成为核心营收驱动力。人工智能工作负载越来越依赖于处理器和内存之间高带宽、低延迟和高能效的连接。这使得封装技术成为性能扩展的关键所在。

市场预测显示，到2030年，数据中心AI芯片的先进封装技术将以超过40%的复合年增长率增长。这一增长轨迹与台积电此前在智能手机领域的成功如出一辙。近十年前，台积电凭借其InFO封装平台赢得了苹果公司的订单。如今，CoWoS已成为高端AI硬件竞争格局中的决定性因素。

中介层经济转向面板

这种转变的核心在于中介层。它充当计算芯片和高带宽内存堆叠之间的电气桥梁。在目前的2.5D架构中，单个中介层可以承载多个HBM堆叠以及一个或多个GPU或ASIC芯片。一些设计还包括额外的I/O或控制芯片。

随着人工智能模型规模的扩大，中介层尺寸也迅速增长。2023 年之前，中介层尺寸不到两个光罩尺寸，而到 2025 年，这一数字已增长到大约 3.3 个光罩尺寸。业界预计，到本十年末，中介层尺寸将超过九个光罩尺寸。

这种增长给晶圆制造带来了结构性的成本挑战。一个九层光罩的中介层在标准的300毫米晶圆上只能生产四个单元。相比之下，到2025年，典型的中介层可以生产15到20个单元。

相比之下，一块 600 毫米 x 600 毫米的面板可以生产大约 40 个相同尺寸的中介层。这显著提高了产能并降低了载体相关的成本。随着人工智能设备尺寸接近晶圆级封装的实际极限，这些经济优势正推动人们对面板级封装重新燃起兴趣。

Rapidus 和三星竞相扩大规模

在2025年日本半导体展（SEMICON Japan 2025）上，Rapidus展示了一款600毫米的重分布层中介层面板。该公司称其为迄今为止公开展示的最大尺寸同类产品。Rapidus计划利用面板级中介层来完善其前端产品路线图，并参与人工智能芯片项目的竞标，包括与英伟达平台相关的项目。该公司计划于2026年完成可制造性验证，并计划于2027年下半年与2nm逻辑工艺同步实现量产。

三星正在采取类似的策略。该公司目前已采用 415 毫米 x 510 毫米的面板来封装智能手机和智能手表的移动应用处理器。业内人士称，三星计划在 2026 年至 2027 年间将面板尺寸扩展到更大尺寸。该公司还将把这项技术应用于人工智能加速器，而中介层尺寸和成本效益正成为制约因素。

Nanoimprint着眼于EUV技术之后的机遇

日本也将纳米压印光刻技术定位为后极紫外光刻时代的一种补充技术。与极紫外光刻不同，纳米压印技术使用物理模板来转移图案，从而降低了资本支出和能耗。虽然目前套刻精度限制了其在尖端3nm逻辑芯片中的应用，但铠侠等存储器制造商已将其应用于3D NAND闪存的生产。

在日本国际半导体展（SEMICON Japan）上，展出了多种纳米压印工具和模板，凸显了该领域的复苏势头。DNP公司确认，其已于2025年底开发出适用于2nm和1.4nm制程节点的模板，并计划于2027年至2028年实现量产。尽管极紫外光刻掩模仍是该公司的主要利润来源，但纳米压印材料被视为一项至关重要的长期增长选择。

这些举措代表着日本半导体战略的务实调整。日本企业不再直接与台积电在逻辑芯片领域展开竞争，而是瞄准那些规模化压力日益加剧的特定经济瓶颈。这一策略能否取得长期成功，取决于这些企业能否从技术演示过渡到为全球人工智能平台提供可靠的、大规模量产产品。