混合键合，下一个焦点

"混合键合" 之战，似乎已箭在弦上。

不管是在晶圆代工龙头、存储芯片巨头还是半导体设备龙头的发展路线图中，几乎都能看到 "混合键合（Hybrid Bonding）" 这一关键词。

那么，为何这项技术能让台积电、三星等巨头集体押注？它又凭什么征服先进封装的下一个十年？

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混合键合，下一个十年

随着摩尔定律逐渐进入其发展轨迹的后半段，芯片产业越来越依赖先进的封装技术来推动性能的飞跃。这句话毋庸置疑。

而在封装技术由平面走向更高维度的2.5D和3D时，互联技术成为关键。

传统的互联技术包括引线键合、倒装芯片键合和硅通孔（TSV）键合等，然而就当下来看，这些技术各自面临着不同的局限。

传统引线键合技术通过金属引线实现芯片与基板的电气连接，这种方法虽然成本低廉且工艺成熟，但受限于引线长度和布局方式，信号传输路径较长，难以满足高性能计算芯片的需求。

倒装芯片键合技术通过在整个芯片正面布置锡球/铜柱凸块，连接密度提升的同时还缩短了信号传输路径，被广泛应用于CPU、GPU和高速DRAM芯片的封装。不过，当凸点间距缩小到40μm以下时，传统回流焊工艺会出现翘曲和精度问题。

硅通孔技术是通过在硅片内制作垂直贯通孔，填充金属（如铜或钨）实现电气互联的工艺。与传统的水平布线方式相比，TSV技术大幅缩短了芯片间的信号传输路径，为系统小型化、高性能和低功耗提供了可能性。不过硅通孔技术的制造成本较高，工艺复杂性也要高出不少。

接下来再看混合键合技术是如何应对这些难题的。

混合键合主要用于实现不同芯片之间的高密度、高性能互联。这种技术的关键特征是通过直接铜对铜的连接方式取代传统的凸点或焊球（bump）互连，从而能够在极小的空间内实现超精细间距的堆叠和封装，达到三维集成的目的。

在混合键合工艺中，两个或多个芯片的金属层（通常是铜层）被精密对准并直接压合在一起，形成直接电学接触。为了保证良好的连接效果，需要在芯片表面进行特殊的处理，例如沉积一层薄且均匀的介电材料（如SiO2或SiCN），并在其上制备出微米甚至纳米级别的铜垫和通孔（TSV）。这些铜垫和通孔将芯片内部的电路与外部相连，使得数据传输速度更快、功耗更低，同时极大地提升了芯片的集成度。

混合键合技术的优势包括：

第一点，它允许不同的芯片层，如存储器层和逻辑层，在无需通过硅通孔（TSV）的情况下直接互连，显著提高信号传输速度并降低功耗；

第二点，通过芯片和晶圆之间的直接铜对铜键合，最大限度地缩短导线长度；

第三点，与传统TSV技术相比，混合键合减少了层间物理连接的需求，使芯片设计更紧凑，有利于实现更高性能和密度。据悉，在应用混合键合时，1平方毫米的面积内可连接10,000至100,000个通孔；

第四点，混合键合还可减少芯片内部的机械应力，提高产品的整体可靠性，同时支持更高的数据传输速度和更低的能耗。

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混合键合，成为HBM5的必然选择

在混合键合技术的应用中，主要有两种方式。

一种是晶圆到晶圆（wafer-to-wafer：W2W）键合，这种方式更加成熟，但限制了相同芯片尺寸的组合。

关于 W2W 技术的应用，主要集中在 CIS 和 NAND 两大领域。

在 CIS 应用中，混合键合已替代 TSV 互联，实现了占位面积、TSV 成本缩减与混合键合工艺成本间的盈亏平衡。目前，三星、苹果和华为等企业已将其广泛应用于高端智能手机的 CIS 芯片。

在NAND应用中，W2W正成为其重要发展方向。如今，几乎所有的内存制造商都在进行混合键合的研发。比如Kioxia 和西部数据均已推出多款应用混合键合技术的产品。美光的HBM3E芯片封装也采用了铜硅混合键合工艺。

另一种是芯片到晶圆（die-to-wafer：D2W）键合，它涉及更多的工艺步骤以及将芯片单独放置在载体晶圆或玻璃上（集体芯片到晶圆方法）。这比晶圆间键合更加困难，但这种工艺变化对于逻辑和高带宽内存(HBM) 很有意义。

尤其在DRAM产业中，混合键合技术已成为核心焦点。

根据科创板日报和TrendForce集邦咨询的报道，随着对HBM（高带宽存储）产品日益增长的带宽需求，三大领先厂商SK海力士、三星和美光正在积极探索在HBM4 16hi产品中引入混合键合，并已确定在HBM5 20hi产品中大规模应用。

至于为什么说混合键合将成为HBM5的必需技术？

上文提到，HBM的主要优势在于其提升了堆叠能力，由于无需微凸块，支持更薄的堆叠间隙和更高的层数，例如当芯片厚度减至20 µm时，混合键合技术能够轻松实现16hi甚至20hi堆叠，而微凸块技术在此方面面临高度控制和翘曲问题的挑战。

在 HBM4E 技术中，12hi 阶段的堆叠仍以微凸块技术为主流，因其工艺成熟度与成本优势显著。即便进入 16hi 阶段，部分企业开始评估混合键合技术，但尚未形成强制应用趋势。

不过来到HBM5之后，这一情况就变得不一样了。

在HBM5 20hi世代，三大主要HBM制造商（三星、美光、SK海力士）已确定采用混合键合技术。HBM5旨在满足未来人工智能和高性能计算的极端需求，根据JEDEC标准，775 µm的模块高度限制要求芯片厚度和间隙进一步压缩。

在20hi堆叠中，微凸块技术由于其14.5 µm的凸块高度难以控制高度和翘曲问题，而混合键合技术凭借其无间隙结构成为必然选择。此外，混合键合技术支持高达24hi的堆叠，如果芯片厚度为20 µm，则20层堆叠的总高度可控制在775 µm以内，远优于微凸块技术。

接下来，具体看看各芯片巨头混合键合技术的研究进展。

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混合键合，产业化落地

台积电

台积电的3D封装SoIC就是使用的混合键合技术。

目前，SoIC-X（无凸块）用于特定应用，例如 AMD 的 CPU 3D V 缓存技术，以及他们的 Instinct MI300 系列 AI 产品。

AMD公开数据，相较微凸块，3D V-Cache混合键合加上TSV，让芯片接点密度提升15倍，互联能效超过三倍。当芯片连接间距低于10µm，混合键合就能发挥优势，也能将同质和异质小芯片集成到单个类似SoC的芯片，完成芯片更小与更轻薄的目标，集成至先进CoWoS和InFO解决方案。

SoIC-X 技术将快速发展，到 2027 年，将有可能组装一个芯片，将台积电尖端 A16（1.6 纳米级）上制造的掩模版大小的顶部芯片与使用台积电 N2（2 纳米级）生产的底部芯片配对。这些芯片将依次使用 3μm 键合间距硅通孔 (TSV) 连接，密度是当今 9μm 间距的三倍。如此小的互连将允许总体上更大的连接数量，从而大大提高组装芯片的带宽密度（从而提高性能）。

除了针对需要极高性能的设备开发无凸块 SoIC-X 封装技术外，台积电还将在不久的将来推出凸块 SoIC-P 封装工艺。SoIC-P 专为更便宜的低性能应用而设计，这些应用仍需要 3D 堆叠，但不需要无凸块铜对铜 TSV 连接带来的额外性能和复杂性。

根据台积电目前的计划，2025 年，该公司将提供正面对背面 (F2B) 凸块 SoIC-P 技术，该技术能够将 0.2 光罩大小的 N3（3 纳米级）顶部芯片与 N4（4 纳米级）底部芯片配对，并使用 25μm 间距微凸块 (µbump) 进行连接。2027 年，台积电将推出正面对背面 (F2F) 凸块 SoIC-P 技术，该技术能够将 N2 顶部芯片放置在间距为 16μm 的 N3 底部芯片上。

英特尔

英特尔也早早入局了混合键合技术，早在2020年就发布了其混合键合技术。

当时英特尔表示其3D Foveros立体封装技术，可以让逻辑芯片可以堆叠在一起，而其中的凸点间距在50微米左右，每平方毫米集成大约400个凸点，而应用新的混合键合技术，凸点间距缩小到10微米，每平方毫米的凸点数量更能达到1万个，增加了足足25倍。

再看两大存储芯片龙头三星和SK海力士的技术进程。

SK海力士与三星

SK海力士曾在其第三代8层堆叠的HBM2E上进行过测试，使用混合键合制程后，通过了所有可靠性测试。SK海力士还评价了该HBM在高温下的使用寿命，检查产品出货后客户在芯片黏合过程中可能出现的潜在问题。目前，SK海力士计划在新一代的HBM4上采用混合键合技术。

三星也在研究4F Square DRAM，并有望在生产中应用混合键合技术。4F Square是一种单元数组结构，与目前商业化的6F Square DRAM相比，可将芯片表面积减少30%。

另外，三星在其论文中指出，未来16层及以上的HBM必须采用混合键合技术。三星称，降低堆叠的高度是采用混合键合的主因，內存高度限制在775微米内，在这高度中须封装17个芯片（即一个基底芯片和16个核心芯片），因此缩小芯片间的间隙，是內存大厂必须克服的问题。

三星今年4月使用子公司Semes的混合键合设备制作了16层的HBM样品，并表示芯片运作正常。

另一家DRAM大厂美光此前在COMPUTEX 2024记者会上表示，公司也正着手开发HBM4，会考虑采用包括混合键合在内等相关技术，目前一切都在研究中。

根据Intel Market Research的报告，全球混合键合技术市场预计将从2023年的1.2349亿美元增长至2030年的6.1842亿美元，年复合增长率（CAGR）为24.7%。其中，亚太地区的市场增长尤为显著，预计从2023年的8140万美元增长至2030年的4.2472亿美元，CAGR为26.05%。