重庆
未来晶体管设计将降低对先进光刻设备的依赖，刻蚀技术正走向芯片制造舞台的中央。
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从平面到三维的制造逻辑重构
“制造商将更专注于通过刻蚀工艺去除材料，而非延长晶圆在光刻机中的处理时间来缩小特征尺寸。”在投资研究平台Tegus近日披露的讨论中，一位匿名英特尔总监宣布了芯片制造领域即将发生的重大技术路线转变。
这位高管直言，随着全环绕栅极场效应晶体管（GAAFET）和互补场效应晶体管（CFET）等新型结构的发展，高端芯片制造对ASML高数值孔径（High NA）EUV光刻机的依赖将逐步降低。
当前，ASML的EUV光刻机（特别是High-NA EUV）被视为7nm及以下先进制程的核心设备，其通过高精度光学系统将纳米级电路转印至晶圆。例如，High-NA EUV分辨率达8nm，可将晶体管密度提升2.9倍，单台造价超4亿美元。
然而，英特尔指出，新型晶体管结构（如全环绕栅极场效应晶体管GAAFET和互补场效应晶体管CFET）正在颠覆这一逻辑。
GAAFET和CFET通过“包裹式栅极”设计，在横向和垂直方向堆叠晶体管。这种结构使芯片密度不再单纯依赖光刻机的最小特征尺寸缩小，而更依赖蚀刻工艺精准去除多余材料。
随着物理极限逼近，新型晶体管结构开始登上历史舞台——
·GAAFET：使栅极全方位包裹晶体管，晶体管组平行排列，增强栅极控制能力
·CFET：将晶体管组垂直堆叠，显著节省晶圆空间，提高集成密度
这些三维结构要求“从各个方向包裹栅极”，使得横向去除多余材料成为关键工艺挑战17。英特尔技术团队发现，三维设计从根本上改变了芯片微缩的逻辑。
“通过垂直堆叠晶体管，我们降低了对最小特征尺寸的依赖，因为高密度集成不仅能在平面上实现，还能通过垂直堆叠达成。”这位英特尔高管解释道。
当芯片制造从平面走向立体，技术重心也随之转移。光刻机在7nm及更先进节点的核心地位，正在被重新定义。
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技术突围与供应链自主的双重博弈
英特尔一面接收ASML首台High-NA EUV设备（2023年底交付），一面提出“去光刻化”，背后暗藏深意。
经济成本方面的压力格外明显，尽管ASML已向英特尔、台积电、三星交付5台High-NA EUV设备（计划2025年再出货5台），但其商业前景面临天价投资与回报周期较长的问题，单台设备超4亿美元的价格，迫使芯片厂评估其成本效益。英特尔技术团队提出，可通过延长现有低数值孔径（Low-NA）设备寿命实现同等微缩效果，规避High-NA EUV的高成本。
无独有偶，台积电也对这项天价技术持谨慎态度。台积电业务开发资深副总经理张晓强公开表示：“我们尚未找到令人信服的理由使用High-NA EUV设备。A14制程的强化提升，在不使用这种设备的情况下也非常显著。”
全球目前仅五台High-NA EUV正式出货，客户包括英特尔、台积电和三星10。ASML计划今年再出货5台，并希望未来几年将年产量提升至20台。公司CEO傅恪礼预期客户将在2026-2027年准备好量产测试。
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光刻并未退场，制造进入“多极时代”
英特尔的主张不意味光刻技术淘汰，而是制造权重构的开始。
ASML方面的EUV路线图涵盖0.33 NA、0.55 NA及潜在超NA技术，强调设备寿命超20年，支持客户混合使用不同光刻方案。而随着GAA/CFET结构普及，选择性材料去除、原子级精度沉积等蚀刻工艺成为新竞争焦点，imec-ASML联合实验室已验证高NA蚀刻工艺可提升良率并减少缺陷。
业内预判，2026-2027年High-NA EUV或进入量产测试阶段，但其角色将从“唯一解”变为“选项之一”，这一变化的本质是半导体产业从单一设备依赖转向 “设计-材料-工艺”协同创新。
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编辑｜张毅
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