1.4nm正式亮相，台积电更新路线图

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今天，台积电在美国举办了tsmc symposium 2025，会上他们发布了一系列新技术，并对路线图做了更新。值得一提的是，公司第二代GAA工艺14A也首次曝光。

台积电表示，A14代表了台积电业界领先的N2工艺的重大进步，旨在通过提供更快的计算速度和更高的能效来推动人工智能（AI）转型。此外，它还有望通过提升智能手机的内置AI功能，使其更加智能。根据台积电的规划，A14计划于2028年投产，目前开发进展顺利，良率已提前实现。

台积电指出，与即将于今年晚些时候量产的 N2 工艺相比，A14 将在相同功耗下实现高达 15% 的速度提升，或在相同速度下降低高达 30% 的功耗，同时逻辑密度将提升 20% 以上。台积电凭借其在纳米片晶体管设计与技术协同优化方面的经验，正在将其 TSMC NanoFlex 标准单元架构升级为 NanoFlex Pro，从而实现更高的性能、能效和设计灵活性。

台积电董事长兼首席执行官魏哲家博士表示：“我们的客户始终着眼于未来，而台积电的技术领导力和卓越的制造能力为他们提供了可靠的创新路线图。台积电的尖端逻辑技术（例如 A14）是连接物理世界和数字世界的全面解决方案的一部分，旨在释放客户的创新潜能，推动人工智能的未来发展。”

除了A14之外，台积电还首次推出了新的逻辑、特殊工艺、先进封装和3D芯片堆叠技术，这些技术为高性能计算（HPC）、智能手机、汽车和物联网（IoT）等广泛的技术平台做出了贡献。这些产品旨在为客户提供一整套互联技术，以推动其产品创新。它们包括：

1

高性能计算

台积电持续推进其晶圆上芯片基板 (CoWoS) 技术，以满足人工智能对更多逻辑和高带宽内存 (HBM) 的持续需求。公司计划于 2027 年实现9.5 reticle size CoWoS 的量产，将 12 个或更多 HBM 堆栈与台积电领先的逻辑技术集成在一个封装中。继 2024 年展示其革命性的晶圆上系统 (TSMC-SoW) 技术后，台积电又推出了基于CoWoS 的产品SoW-X，旨在创建一个晶圆大小的系统，其计算能力是现有 CoWoS 解决方案的 40 倍。量产计划于 2027 年实现。

台积电提供一系列解决方案，以增强其逻辑技术的强大计算能力和效率。这些解决方案包括与台积电紧凑型通用光子引擎 (COUPE) 的硅光子集成、用于 HBM4 的 N12 和 N3 逻辑基片，以及用于人工智能的全新集成电压调节器 (IVR)，与电路板上单独的电源管理芯片相比，其垂直功率密度提高了 5 倍。

2

手机

台积电正利用其最新一代射频技术N4C RF ，支持边缘设备上的人工智能 (AI) 及其对高速、低延迟无线连接的需求，以传输海量数据。与 N6RF+ 相比， N4C RF 的功耗和面积减少了 30%，非常适合将更多数字内容封装到射频片上系统 (RF) 设计中，以满足 WiFi8 和 AI 功能丰富的真无线立体声等新兴标准的要求。该技术计划于 2026 年第一季度投入风险生产。

3

汽车

高级驾驶辅助系统 (ADAS) 和自动驾驶汽车 (AV) 对计算能力提出了严苛的要求，同时又不牺牲汽车级的质量和可靠性。台积电正以最先进的N3A工艺满足客户需求，该工艺已通过 AEC-Q100 一级认证的最终阶段，并持续改进缺陷，以满足汽车百万分率 (DPPM) 的要求。N3A 工艺已开始应用于汽车生产，为未来软件定义汽车注入了全套技术。

4

物联网

随着日常电子产品和家用电器纷纷采用人工智能功能，物联网应用正在承担更繁重的计算任务，同时电池续航能力却依然捉襟见肘。台积电此前宣布的超低功耗 N6e 工艺现已投入生产，该公司正瞄准N4e 工艺，继续突破未来边缘人工智能的能效极限。

1.4nm 技术：

第二代 GAA 晶体管，没有背面供电

如上文报道，台积电透露，新节点将采用其第二代环栅 (GAA) 纳米片晶体管，并将通过 NanoFlex Pro 技术提供更大的灵活性。台积电预计A14 将于 2028 年投入量产，但不支持背面供电。支持背面供电的 A14 版本计划于 2029 年推出。

台积电业务发展与全球销售高级副总裁兼副首席运营官Kevin Zhang表示：“A14 是我们全节点的下一代先进硅技术。” “如果从速度来看，与 N2 相比，其速度提高了 15%，功耗降低了 30%，逻辑密度是整体芯片密度的 1.23 倍，或者至少是混合设计的 1.2 倍。所以，这是一项非常非常重要的技术。”

台积电的 A14 是一种全新的制程技术，基于该公司的第二代 GAAFET 纳米片晶体管和新的标准单元架构，以实现性能、功耗和微缩优势。

台积电预计，与 N2 相比，A14 将在相同的功耗和复杂度下实现 10% 至 15% 的性能提升，在相同的频率和晶体管数量下降低 25% 至 30% 的功耗，并在混合芯片设计和逻辑电路中提高 20% 至 23% 的晶体管密度。由于 A14 是一个全新的节点，因此与 N2P（利用 N2 IP）以及A16（采用背面供电的 N2P）相比，它将需要新的 IP、优化和 EDA 软件。

与 A16（以及 N2 和 N2P）不同，A14 缺乏超级电源轨 (SPR) 背面供电网络 (BSPDN)，这使得该技术能够瞄准那些无法从 BSPDN 获得实际优势的应用——但这需要额外成本。许多客户端、边缘和专业应用可以利用台积电第二代 GAA 纳米片晶体管带来的额外性能、更低功耗和晶体管密度，但这些应用不需要密集的电源布线，传统的正面供电网络即可满足需求。

Kevin Zhang表示：“这项技术还采用了台积电的NanoFlex Pro技术，[这实际上]是一种设计技术协同优化（DTCO）技术，允许设计人员以非常灵活的方式设计产品，从而实现最佳的功率性能优势。这项技术将于2028年投入生产。该技术的第一个版本没有背面供电轨。”

当然，台积电了解开发高性能客户端和数据中心应用的客户的需求，因此计划在2029年推出支持SPR背面供电的A14。目前，该公司尚未透露该制程技术的具体名称，但可以合理地预期它将被称为A14P，遵循台积电的传统命名法。展望未来，预计 A14 将在 2029 年之后推出其最高性能版本 (A14X) 和成本优化版本 (A14C)。

如上所述，台积电 A14 系列工艺技术的关键优势之一是该公司的 NanoFlex Pro 架构，该架构将使芯片设计人员能够微调晶体管配置，以实现针对特定应用或工作负载的最佳功率、性能和面积 (PPA)。使用非 Pro FinFlex，开发人员可以在一个模块内混合搭配来自不同库（高性能、低功耗、面积高效）的单元，以优化性能、功率和面积。台积电尚未披露NanoFlex与 NanoFlex Pro 之间的明确技术细节，因此我们只能猜测新版本是否允许对单元（甚至晶体管）进行更精细的控制，或者它是否会提供更好的算法和软件增强功能，以便更快地探索和优化晶体管级的权衡。

台积电计划在 2028 年投产基于 A14 制程技术的芯片，但并未透露是否会在今年上半年或下半年开始量产。考虑到 A16 和 N2P 将于 2026 年下半年（即 2026 年底）开始大规模生产，而芯片将于 2026 年上市，我们推测 A14 的目标生产时间是 2028 年上半年——有望满足下半年推出的客户应用需求。

3nm 进展：

N3P 已投入生产，N3X 进展顺利

台积电本届大会的另一个重点是3nm的更新。

台积电透露，公司计划于2024年第四季度开始生产基于性能增强型N3P（第三代3纳米级）工艺技术的芯片。N3P是N3E的后续产品，主要面向需要增强性能并保留3纳米级IP的客户端和数据中心应用。N3X将于今年下半年取代该技术。

台积电的N3P是N3E的光学微缩工艺，它保留了设计规则和 IP 兼容性，同时在相同漏电流下性能提升 5%，或在相同频率下功耗降低 5% 至 10%，并且对于典型的逻辑、SRAM 和模拟模块混合设计，晶体管密度提升 4%。由于 N3P 的密度增益源于改进的光学器件，它能够在所有芯片结构上实现更好的扩展，尤其有利于大量使用 SRAM 的高性能设计。N3P 现已投入生产，因此该公司目前正在为其主要客户基于该技术开发产品。

但面向高性能应用的 3nm 级工艺技术时代并不止于 N3P，紧随该节点之后的是 N3X。

与 N3P 相比，N3X 有望在相同功率下将最大性能提高 5%，或在相同频率下将功耗降低 7%。然而，与 N3P 相比，N3X 的主要优势在于它支持高达 1.2V 的电压（对于 3nm 级技术来说，这是极限值），这将为需要它的应用程序（即客户端 CPU）提供绝对最大频率 (Fmax)。Fmax 的代价是：漏电功率高达 250%——因此，芯片开发人员在构建基于 N3X 且电压为 1.2V 的设计时必须小心谨慎。 N3X芯片预计将于今年下半年实现量产。

台积电业务发展与全球销售高级副总裁兼副首席运营官Kevin Zhang表示：“N3P 于去年年底（2024 年）开始量产。我们将继续增强我们的 3 纳米技术。我们的策略是，在推出新节点后，我们会继续进行增强，以便我们的客户能够获得技术扩展带来的好处。我们认识到，对于我们的客户来说，进入[新]节点是一项重大投资，例如在生态系统中开发 IP。因此，我们希望我们的客户能够在每个新节点上继续从他们的投资中获得更多收益，但同时，我们也在产品层面为他们提供增强功能。”

台积电倾向于在一个工艺开发套件中提供多种工艺技术迭代（例如 N5、N5P、N4、N4P、N4C）。一方面，这使得该公司能够尽可能长时间地使用昂贵的设备；另一方面，这也使其客户能够尽可能长时间地重复使用其 IP。因此，N3P 和 N3X 理所当然地成为 N3 系列生产节点的补充。

虽然技术爱好者的目光都集中在台积电依赖于全栅（GAA）纳米片晶体管的2nm 级制造工艺上，但未来几个季度将上市的绝大多数用于客户端应用的先进处理器（包括下一代 iPhone、iPad 和 Mac）将采用台积电的 N3 系列工艺技术制造。

逻辑路线图更新

可以想象，人工智能如今正推动着半导体行业的发展，这与过去二十年智能手机的发展如出一辙。不同之处在于，人工智能正以惊人的速度消耗着尖端硅片，这对半导体行业来说是一件好事。虽然人工智能非常注重性能，但它也必须对功耗敏感。这使得台积电凭借多年来为智能手机和其他电池供电设备制造移动SoC的优势，占据了非常有利的地位。

在演讲中，台积电Kevin Zhang首先谈到了人工智能革命，以及人工智能将如何融入从云端到边缘的几乎所有电子设备，并将催生出许多新的应用。我个人认为，人工智能将以与智能手机类似的方式改变世界，但规模要大得多。

不久前，半导体行业达到1万亿美元的说法似乎还只是个梦想。对于像我这样的行业观察家来说，这么说是一回事，但台积电真的这么做，那就完全是另一回事了。根据我对半导体生态系统的观察，我几乎毫不怀疑，这一定会实现。

台积电路线图有一些细微的变化。路线图已延长至2028年，增加了N3C和A14。N3C是一个压缩版本，这意味着良率学习曲线已经到了可以进一步优化工艺密度的阶段。

A14 无疑将成为此次活动的一大焦点。A14 是台积电的第二代纳米片晶体管，与 N2 相比，它被认为是一个全节点 (PPA)：在相同功率下速度提升 10-15%，在相同速度下功耗降低 25-30%，逻辑密度提升 1.2 倍。A14A 的首代产品没有背面供电。N2 也是如此，随后是配备了超级电源轨 (SPR) 的 A16。A14 的 SPR 预计将于 2029 年推出。

台积电 16A 的规格也进行了更新。16A 是 SPR 的首个版本，旨在降低电压降并提高逻辑密度。其晶体管连接位于背面。SPR 旨在针对 AI/HPC 设计，改进信号路由和功率传输。A16 有望于 2026 年下半年投入生产。与 N2P 相比，A16 在相同功率下速度提升 8-10%，在相同速度下功耗降低 15-20%。

据我所知，台积电 N2 的良率相当不错，有望在今年晚些时候投产。最大的问题是谁会成为第一个出货 N2 产品的客户？通常是苹果，但坊间传言今年的 iPhone 将再次使用 N3。我已经有一部 N3 iPhone，所以如果真是这样，我宁愿跳过这一代。如果苹果今年推出基于 N2 的 iPhone Max Pro，那也算我一份！

台积电 N2P 也有望在 2026 年下半年投入生产。与 N3E 相比，N2P 具有以下优势：在相同功率下速度提升 18%，在相同速度下功耗降低 36%，密度提高 1.2 倍。

关于 N2 最有趣的事情是 N5、N3 和 N2 之间流片数量的快速增长。这确实令人震惊。鉴于台积电 N3 在客户流片方面取得了压倒性胜利，我曾一度怀疑我们能否再次看到这样的成功，但现在我们做到了。同样，过去移动领域是早期流片的驱动力，但现在我们也有 AI/HPC 的驱动力。

最后，正如 Kevin 所说，台积电 N3 是目前规模化 FinFET 技术中最新也是最好的，之前有 N3、N3E、N3P、N3X、N3A，现在还有 N3C。然而，N2 的流片量在第一年就超过了 N3，第二年更是超过了 N3。简直太神奇了。我想问题是，谁没有使用台积电 N2 呢？

封装走向舞台中心

在台积电当前的技术路线图中，封装的地位越来越重要，也正在走向舞台中心。

台积电的先进封装技术已远远超越了如今已为人熟知的2.5D中介层技术。下图由台积电提供，用于展示其3DFabric技术组合的构成要素。台积电表示，晶体管技术与先进封装集成技术相辅相成，为客户提供完整的产品级解决方案。

左侧是堆叠或芯片级/晶圆级集成的选项。SoIC-P（下图）采用微凸块技术，可将间距降至 16 微米。使用无凸块技术（SoIC-X），可以实现几微米的间距。台积电最初采用 9 微米工艺，目前已投入 6 微米量产，并将进一步改进，从而实现类似单片的集成密度。

对于 2.5/3D 集成，有很多选择。晶圆上芯片 (CoWoS) 技术既支持常见的硅中介层，也支持 CoWoS-L，后者使用带有局部硅桥的有机中介层实现高密度互连。CoWos-R 则提供纯有机中介层。

集成扇出 (InFO) 技术于 2016 年首次应用于移动应用。该平台现已扩展至支持汽车应用。

还有更新的晶圆系统 (TSMC-SoW) 封装。这项技术将集成规模拓展至晶圆级。其中一种是先芯片 (SoW-P) 方法，即将芯片放置在晶圆上，然后构建集成式 RDL 将芯片连接在一起。另一种是后芯片 (SoW-X) 方法，即先在晶圆级构建中介层，然后将芯片放置在晶圆上。最后一种方法可以实现比标准光罩尺寸大 40 倍的设计。

人工智能的高性能计算显然是先进封装技术的主要驱动力。下方第一张由台积电提供的图表展示了当今典型的人工智能加速器应用，该应用通过硅中介层将单片SoC与HBM存储器堆栈集成在一起。下图展示了此类架构即将实现的一些重大改进。

单片SoC现已被3D芯片堆叠取代，以满足高密度计算需求。HBM存储器堆叠与RDL中介层集成。集成硅光子技术也将成为设计的一部分，以提高通信带宽和功耗。集成稳压器也将有助于优化此类应用的功耗。

关于功率优化，未来的AI加速器可能需要数千瓦的功率，这对封装内的功率传输提出了巨大的挑战。集成稳压器将有助于解决此类问题。台积电开发了一种高密度电感器，这是开发此类稳压器所需的关键组件。因此，单片PMIC加上该电感器可以提供5倍的功率传输密度（相对于PCB级）。

即将出现的许多激动人心的新技术都需要本文讨论的所有封装创新。增强现实眼镜就是一个新产品的例子，它将需要所有这些创新。这类设备需要的组件包括超低功耗处理器、用于 AR 感知的高分辨率摄像头、用于代码存储的嵌入式非易失性存储器 (eNVM)、用于空间计算的大型主处理器、近眼显示引擎、用于低延迟射频的 WiFi/蓝牙，以及用于低功耗充电的数字密集型电源管理集成电路 (PMIC)。这类产品将为复杂性和效率设定新的标准。

虽然自动驾驶汽车备受关注，但人形机器人的需求也备受关注。台积电提供了下图，以说明所需的大量先进硅片。而将所有这些芯片集成到高密度、高能效的封装中的能力也至关重要。

台积电在技术研讨会明确指出，未来先进制程和先进封装需要协同发展，才能实现即将出现的产品创新。台积电显然已接受这一挑战，并正在开发统一的产品以满足未来的需求。

https://pr.tsmc.com/english/news/3228

https://www.tomshardware.com/tech-industry/tsmc-unveils-1-4nm-technology-2nd-gen-gaa-transistors-full-node-advantages-coming-in-2028

https://www.tomshardware.com/tech-industry/tsmcs-3nm-update-n3p-in-production-n3x-on-track

https://semiwiki.com/semiconductor-manufacturers/tsmc/355121-tsmc-2025-technical-symposium-briefing/

https://semiwiki.com/events/355074-tsmc-brings-packaging-center-stage-with-silicon/

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