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芯榜消息：
首款 2 纳米级硅片助力 “Venice” 处理器
出乎意料的是，AMD 周一晚间宣布已获得其首款 2 纳米级硅片 —— 核心复合芯片 (CCD)，用于其第六代 EPYC “Venice” 处理器，预计将于明年推出。这一消息震惊了整个半导体行业，Venice CCD 作为业界首个采用台积电 N2 制程技术流片的 HPC CPU 设计，不仅凸显了 AMD 积极的产品路线图，更证明了台积电生产节点的准备就绪。
AMD 的第六代 EPYC “Venice” 预计将基于该公司的 Zen 6 微架构，并预计将于 2026 年左右推出。这款 CPU 将采用台积电 N2（2 纳米级）制程生产的 CCD。虽然 AMD 尚未讨论其 EPYC “Venice” 处理器或 CCD 的细节，但该公司的新闻稿声称硅片已经流片并投入使用，这意味着 CCD 已成功启动并通过了基本的功能测试和验证。这一成果凸显了 AMD 与台积电之间长期的合作关系，以及双方在台积电迄今为止最先进的制程技术之一上共同打造芯片的努力成果。
与台积电合作的重大意义
AMD 首席执行官苏姿丰博士表示：“台积电多年来一直是我们的重要合作伙伴，我们与其研发和制造团队的深度合作，使 AMD 能够持续提供突破高性能计算极限的领先产品。成为台积电 N2 制程和台积电亚利桑那 Fab 21 的领先 HPC 客户，是我们紧密合作、推动创新并提供驱动未来计算的先进技术的典范。”
台积电董事长兼首席执行官魏哲家博士也表示：“我们很荣幸 AMD 成为我们先进的 2 纳米 (N2) 制程技术和台积电亚利桑那晶圆厂的主要 HPC 客户。通过合作，我们正在推动技术的显著扩展，从而提高高性能芯片的性能、能效和良率。”
台积电的 N2 工艺是其首个基于环栅（GAA）纳米片晶体管的制程技术。该公司预计，与上一代 N3（3 纳米级）相比，该制程技术将使功耗降低 24% 至 35%，或在恒压下提高 15% 的性能，同时晶体管密度也将提升 1.15 倍。这些提升主要得益于新型晶体管和 N2 NanoFlex 设计技术协同优化框架。
另外，AMD 宣布已成功验证了由台积电在其位于亚利桑那州凤凰城附近的 Fab 21 工厂生产的第五代 EPYC 处理器的硅片。这意味着该公司部分当前一代 EPYC CPU 现在可以在美国生产，再次彰显了其对美国制造业的承诺。
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