异构集成，面临更多挑战

为了追求“超越摩尔”和更高水平的集成，先进的封装选项不断涌现。它已成为许多高密度互连汇聚的地方，也是许多新的和熟悉的问题需要解决的地方。

业界首次进军细间距多芯片封装，利用带有硅通孔(TSV) 的硅中介层来实现显着的性能提升，尽管它在高频（4Ghz至 6 GHz）方面受到限制，并且硅中介层的成本很高。这刺激了替代方案的创建，例如桥接器和基板上的高密度扇出，每种方案都有其优点和缺点。

为了生产具有多个小芯片的高产量模块，芯片制造商正在扩展现有工艺，充分利用扇出和嵌入式配置。他们还开始解决先进封装的设计挑战，这需要相当于 PDK 的组装过程。

“小芯片和异构集成已成为关键推动因素，”日月光高级总监曹立宏（音译）表示。“我们看到市场正在发生新的突破。有用于 HPC 的 2.5D 硅 TSV 集成，还有高密度扇出 RDL 和桥，以及使用 3D 微凸块和混合键合实现极高密度的芯片到芯片连接。”

互连正在深入研究用于重新分布层的 2μm 线和空间机制，而在先进的硅中介层中，则采用 0.65μm 来满足高带宽要求。

从 EDA 到封装的协同设计

先进封装中架构的丰富性和失败的高成本鼓励器件设计流程和封装厂之间更密切的合作。EDA 公司和 OSAT 正在开发协作设计工具集，以提高封装性能、降低成本并缩短集成封装的上市时间。

联合开发对于使封装中的小芯片发挥作用似乎至关重要，尤其是在组合来自不同公司的芯片时。“我们的一位客户说得很好：“没有天生的 3D 工程师。所有 2D 工程师都必须在一夜之间成为 2.5D 和 3D 工程师，”Synopsys产品管理高级总监 Shekhar Kapoor说道。“在 SoC 领域，多年来已经开发出一些方法、参考流程和 PDK，我们已经习惯用它们来进行设计。当你把所有这些部分放在一起时，你不能将其视为封装人员的问题或硅工程师的问题。你们必须开始一起审视它。”

其他人也同意。“当我们设计芯片时，我们会根据从代工厂获得的 PDK 进行设计。代工厂投资了一个工艺设计套件，它为我们提供了 ASIC 设计人员所需的数据，帮助我们了解技术是什么。” Cadence 公司定制 IC 和 PCB 部门产品管理组总监John Park说道。“我们获得了库、签核设计规则和连接验证信息。我们知道，无论我们要创造什么，我们都能够在提供 PDK 的晶圆厂内组装该产品，因为他们在指导我们。我们的包装里没有这个。”

这需要各种设计、制造和封装过程尽可能自动化，以便工程师可以专注于新的设计和功能，而不是将所有时间都花在今天更像是一系列包含大量单独组件的一次性封装上。

“设计工具越来越接近将其理解为单一设计，” Amkor Technology的小芯片/FCBGA 集成副总裁 Mike Kelly 说道。“我们曾经有一个单芯片，你可以完成所有的计时和签核，因为你在一个单芯片内部，每个人都知道发生了什么。使用先进封装，您仍然需要考虑时序因素，当您拥有多个芯片时，您需要能够签核。3D 增加了另一个元素，因为在物理世界中我们很容易将包装视为三维的。但是，您如何将其抽象为您知道与 Verilog 或 IC 设计工具兼容的东西。我不会说它已 100% 准备就绪，但大客户正在使其发挥作用。”

提高自动化水平还有助于提高质量并缩短共同开发时间。“对于基板设计案例，通常您有一个 APD 文件，它会生成 Gerber 文件，然后您就可以对其进行布线，”ASE 的 Cao 说。“但是高密度 RDL [重新分布层] 设计怎么样？”

ASE 的RDL设计流程使用三个自动布线步骤。“我们利用封装设计工具来优化 RDL 设计，”她说。“之后，您生成 GDS 文件。然后，从 GDS 文件中进行 LVS（布局与原理图）检查和 DRC（设计规则检查），最后您将使用自动掩模设计工具生成掩模。我们的方法可以通过使用自动布线将布局周期时间缩短 50%。”

曹指出，仅使用自动掩模生成器就可以将处理时间从三天缩短到大约一个小时。

但先进封装的协同设计最好在使用自己的芯片和封装的公司（例如台积电、英特尔和联华电子）内进行优化。事实上，内部开发的小芯片和封装是大批量生产中主要的先进封装。

1、1,000、1M 互连

封装中的电气互连数量正在飞速增长。随之而来的是可靠性问题。

Ansys产品营销总监 Marc Swinnen 表示：“现在有很多很多的连接，即使是在普通的 2.5D 设计中，也很容易包含 400,000 到 500,000 个凸块。” “因为这些是微凸块，它们无法承受很大的剪切应力。您通过这些微凸块将 100 瓦的功率输入到其中一些芯片中，但您不会将其全部通过一个微凸块发送。您可能有一个 100 x 100 的区域，它们并行承载所有电力。但是，如果存在一些小问题，例如凸块空洞或连接变窄，一旦变热，焊料就会软化，并且如果没有足够的支撑，整个组件就会因不同的热膨胀而开始翘曲和移动。其可靠性是一个巨大的问题。公司需要对这些 3D 组件在热应力和机械应力下的翘曲和弯曲进行机械模拟，这对现场的可靠性和预期寿命有直接影响。”

为了优化封装性能，器件制造商正在专注于优化各种架构中的芯片到芯片和芯片到封装互连，无论是使用微凸块、混合键合和桥垂直构建，还是使用扇出重新分布层水平构建。决定如何以及在何处形成互连已成为封装集成的重要组成部分。

“在先进封装中，我们需要一种非常高密度的互连结构来将所有这些东西结合在一起——实际上是在欺骗系统，让它认为它仍然集成在一个芯片上，尽管有多个芯片连接在一起，IMEC院士、研发副总裁兼 3D 系统集成项目总监Eric Beyne 说。“如今，我们花费了大量精力尝试使用 HBM、BoW或 UCIe 来标准化芯片之间的通信。这些标准需要为硅中介层、硅桥和高密度 RDL 等技术如何结合在一起提供指导，因为你需要非常非常高密度的互连来使它们以低功耗工作。”

对于高性能应用，芯片之间的高带宽至关重要。“如果你在两个芯片之间进行更高带宽的互连，它往往是一个宽的、低功耗的接口，因此你需要一个相当高密度的中介层来实现这一点，”。Amkor Technology 的 FCBGA 集成小芯片/芯片副总裁 Mike Kelly 说。“这可能是封装行业的主要区别。您现在需要一个真正高密度的集成方案，允许您连接芯片，这样就不会损失功能性能。”

在当今的先进封装中，热建模有助于表征潜在的故障点，但这并不是一个新问题。“如果你回到 10,000 英尺的高度并观察一般的电子系统，就会发现故障的两大原因是热量和互连故障，”Ansys 的 Swinnen 说道。“当然，它们是相关的。热量常常导致互连故障。因此，互连从一开始就是电子设计中的一个弱点。”

其他弱点是最近才出现的。“低 k 裂纹越来越多地出现，”Ansys 的 Sherlock 高级首席应用工程师 Kelly Morgan 说道。“在这种情况下，焊料在 230°C 左右的温度下凝固，低 k 电介质和焊料之间的 CTE 不匹配会在互连上产生力矩，从而对超低 k 层施加拉应力，从而导致裂缝。”

化学和机械变化的模拟（见图 1）在设计过程的早期阶段非常有用，可以防止出现此类问题。

在初始设计阶段应考虑热和机械特征，以最好地了解封装系统的性能，特别是在温度、振动或恶劣环境波动条件下承受压力时。例如，尽管两个并排放置的芯片可能会进行不同的热锻炼，但它们彼此靠近会导致它们表现相似。

“当我们考虑封装领域的可靠性时，我们总是会考虑温度循环，”Amkor 的 Kelly 说。“热膨胀系数存在差异，这会在冷却和加热时产生压力。通常，芯片尽可能靠近，因为您不想让中介层变得比它必须的更大，因为这是一个成本因素。因此，模具很难看到相同的热历史。”

在半导体领域，当涉及到不同的材料堆叠时，材料之间的相对 CTE 不匹配总是引起令人头痛的问题。但对于基板上的多个封装，特别是在非对称布局中，CTE 不匹配会导致更严重的问题。

热膨胀系数是应力温度的反函数。最佳 CTE 匹配是硅与硅（晶圆混合键合）或硅与硅中介层（SiO 2 /铜）之间的匹配。硅 (2.5 ppm/K) 和有机中介层 (BT，CTE = 15-16 ppm/K) 之间的 CTE 不匹配很大。

由于 90% 的热量来自半导体，因此导热界面材料 (TIM) 通常夹在封装和散热器之间，为系统中的热传递提供良好的热路径。TIM 既可以散热，也可以吸收在装配加工和现场使用的温度变化期间因芯片、基板以及集成散热器和散热器（盖）的 CTE 不匹配而产生的一些应变。

TIM 有多种材料解决方案，包括粘合剂、凝胶和润滑脂。大多数 TIM 由聚合物基组成，例如环氧树脂或硅树脂，以及铝、氧化铝、氧化锌或银等导电填料。这些材料的优点是伸长率高、加工性好。遗憾的是，这些 TIM 材料的热导率仅限于 10 W/mK 左右。工程师正在评估更具导电性的材料，例如镓铟和镓铟锡合金以及石墨烯，以改进 TIM 技术。甚至金属 TIM 也被广泛考虑，特别是用于高功率应用。

焊接在先进节点上既带来了挑战，也带来了解决方案。人们普遍认为，在 10μm 节距以下，业界必须使用混合键合来连接铜-铜焊盘。

行业路线图展示了一种混合键合方法，例如间距低于 10μm 的铜对铜直接键合。热压接合 (TCB) 有助于实现具有一定翘曲的高质量焊料接合，尽管压缩有助于克服固有的翘曲。具有 NCP/NCF（非导电浆料/薄膜）的 TCB 有助于解决大芯片/小间距/毛细管底部填充或预点胶底部填充的挑战。

一个可能的缺点是，当间距变得更细时，在铜尖端和芯片焊盘之间强制 TCB 中的焊料的性质可能会导致焊料突出，从而导致短路。

由于互连方法正在发生变化，就像混合键合一样，在先进封装上线的同时，各公司正在联合起来解决制造问题。例如，UMC 正在与 Cadence、Winbond、Faraday 和 ASE 合作开发 W2W（晶圆到晶圆）3D-IC 平台。通过结合供应商之间的设计、制造、3D-IC、测试和封装专业知识，该集团旨在增加 3D 挑战，包括垂直集成的设计流程、晶圆到晶圆混合键合的对准以及经过验证的测试和组装路径用于 3D 堆叠。该项目的目标是包括系统级验证的端到端解决方案。

扇出晶圆级封装

与现有的倒装芯片封装方法相比，扇出封装在更小、更薄的占地面积内提供了卓越的电气和热性能。高密度扇出 RDL 有两种类型：芯片先行和芯片后行。两者仅略有不同，但各有其优点和缺点。

首先在芯片中，将热释放胶带粘贴到载体晶圆上，然后拾取已知良好的芯片 (KGD) 并将其放置在载体上。接下来，包覆成型之后是载体释放、RDL 形成、焊料凸点，然后是分割。首先在 RDL 中，再次首先沉积释放层，然后沉积 RDL。接下来是已知的良好芯片定位，然后是包覆成型工艺、载体释放、焊球沉积和分割。

尽管从良率的角度来看，芯片后置方法具有显着优势，但芯片先行是更成熟的方法。

那么为什么 OSAT 提供这两种工艺呢？“芯片优先方法可以提供稍高的性能，因为芯片信号直接连接到 RDL 层。但良率问题可能会促使我们做出使用芯片最后 FOWLP 的具体决定，”日月光的 Cao 说道。“目前最小的微凸块间距为55至40μm，35μm正在开发中。但首先采用芯片，就不需要微凸块，因此芯片间间距可以减小至 25μm。”

与微凸块缩放相关的产量限制鼓励了直接连接铜焊盘的混合键合工艺的开发。但混合键合的高成本和复杂性正在鼓励研发工程师专注于制造更小的凸块。Imec 预计，使用带有晶圆级底部填充的半加成铜微凸块方案，可以从当今约 35μm 的节距限制发展到 20μm 水平。对于 10μm 以下的尺寸，使用锡凸块和 Cu/Sn 焊盘制造焊盘到凸块连接。

“例如，如果我们采用更小的间距连接，我们可以采用 20μm 间距，而不是采用 60μm 间距的凸块，”imec 的 Beyne 说道。“这立即将额外布线的长度和芯片面积减少了三倍。”

结论

小芯片集成封装更高密度互连的发展正在催生更多可扩展的方法，包括微凸块缩放和混合键合。但每个封装本质上都是定制的，这大大增加了设计方面所需的工程工作量。随着业界越来越熟悉硅和有机中介层、RDL 扇出和嵌入式选项之间的可用选项，可靠性（尤其是与热和机械分析相关的可靠性）成为优先考虑的事项。

随着集成挑战现在跨越设计、制造、测试和组装，Cadence、UMC、Winbond 和 ASE 之间的合作伙伴关系可能会变得更加普遍。业界将使小芯片集成在封装中成为现实，即使小芯片来自不同的设备制造商。但这是时间问题。