远超DDR4，速度可达DDR5 6400！DDR5内存技术、产品解析

　　内存是计算机技术的重要组成部分，经历了长时间的竞争更替和路线选择之后，PC内存技术被稳定在以DDR技术为基础的发展路线上。从DDR到DDR2、DDR3，今天主流的内存已进化至DDR4。乐观估计，DDR5将从2019年起降临市场，成为全新一代内存技术方案。相比现有产品，DDR5带来了更高的带宽、更大的容量和更出色的安全性。正所谓“长江后浪推前浪”，在DDR5正式降临之前，请跟随本文一起来了解一下它的技术特点和产品特性吧！

　　 为什么需要DDR5内存

　　内存的带宽一直是人们关注的重点话题。在之前单核心和多核心时代，人们只需要不断地提升内存的数据传输带宽就能够提升CPU获取数据的能力。不过随着多核心和超多核心处理器的广泛使用，CPU尤其是单个CPU核心的数据获取能力难以增长，甚至陷入了停滞的地步。

　　美光科技公布了一些资料显示，从2000年到2019年，内存的系统带宽是大幅度提升的，大约从1GB/s迅速提升至目前的接近200GB/s，但随之而来的是整个系统的处理器核心数量大幅度提升。系统从早期的单核心、双核心系统，已经迅速发展至目前一个系统中最高可以超过60个处理器核心。值得注意的是，在超多核心处理器的系统中，每个处理器内核的可用带宽是严重不足的。

　　▲内存带宽增长速度远远赶不上处理器性能的提升速度

　　举例来说，现有的DDR4内存速率极限大约在4200MT/s，即使使用8通道内存，其带宽也不会超过270GB/s，如果系统有64个核心，那么每个核心可以分配到的内存带宽大约是4GB/s左右。即使翻倍采用16通道的内存控制器，每核心内存带宽仅为8GB/s。相比之下，目前主流的4核心桌面电脑在搭配双通道DDR4 3200内存（总带宽大约在50GB/s左右）时，每颗核心可以获得约12GB/s的内存带宽，高了约50%。

　　实际上，从2010年～2012年多核心处理器流行开始，每个处理器内核的平均内存带宽数值是逐渐下降的。为了应对这样的情况，厂商不得不采用更多的辅助技术来保证处理器在数据带宽难以提升的情况下进一步提高性能，包括重新优化内存读取机制，采用更大的缓冲区设计（更大的缓存）等，当然这些设计都只是治标不治本，内存带宽的提升才是根本。

　　如果要进一步提升内存带宽，目前的DDR4技术就显然不够看了。正如前文所说，DDR4技术的数据传输速率极限值大约是4200MT/s，一般可用的速率大约在3200MT/s左右。现在市场上已经有大量类似的产品出现，DDR4已经基本抵达了技术寿命末期，产品带宽难以进一步提升。在这种情况下，采用更新的技术实现更大的带宽，就显得理所当然了。

　　 基本不变的是外形 DDR5芯片和产品形态

　　JEDEC目前已经公开了有关DDR5的一些规范和信息，但是由于这些内容并非最终版本，因此可能和实际产品不同。不过部分厂商已经提前发布了DDR5内存的消息，后文还有具体的产品介绍。

　　首先来看产品外观形态。已知消息显示DDR5内存条的最终外观和DDR4基本相同，只是在防呆口上有所差别。防呆口的差异化设计可以避免用户将DDR5内存错误地插入其他类型的插槽。在针脚方面，DDR5的针脚数量依旧是288个，针脚宽度为0.85mm，和现在的DDR4维持一样的水平。虽然针脚数量相同，但是DDR5由于带宽更高、数据的读写方式发生变化等原因，因此针脚定义和DDR4存在很大差异，无法做到向下兼容。

　　▲DDR5内存外观和DDR4差距应该不大，DIMM引脚数量相同。

　　除了DIMM外观外，JEDEC也给出了DDR5颗粒的引脚排布方式。目前JEDEC展示的DDR5颗粒全部采用BGA的方式封装，拥有三种数据宽度，分别是x4、x8和x16。所谓数据宽度，是指内存一次可以读取的数据倍数，比如x8的产品拥有8个数据缓冲，可以一次性处理8组数据。

　　▲三种不同类型的DDR5颗粒引脚排布方式

　　在DDR5上，x4和x8类型的颗粒拥有13列触点，每列触点分为2组左右对称排列，一组有3个触点，总计13×3=39个触点，触点之间的间距为0.8mm。相比之下，x16类型的颗粒，拥有16列触点，每列是6个共两组。

　　同时JEDEC也提到一些额外的触点将用于保证芯片焊接后的力学性能，因此同为x16类型的颗粒，还有一种加强的版本，触点列数会更多一些，达到了22列之多，不过第一列和最后一列一般用作机械固定，另外的第2、3、20、21四列空余。

　　 彻底改变的是内心 DDR5的技术亮点

　　从上文介绍来看，DDR5的产品无论是颗粒还是最终的内存条，外观上相比DDR4可能改进并不大。不过这并不意味着DDR5的技术亮点会减少。实际上，DDR5在技术上做出了很多重大变化，进一步提升了数据传输的性能。

　　从原理上来看，DDR5是一种高速动态随机存储器，由于其DDR的性质，依旧可以在系统时钟的上升沿和下降沿同时进行数据传输。和DDR4一样，DDR5在内部设计了Bank（数据块）和Bank Group（数据组）。

　　以8Gb颗粒为例，可以被配置为16个数据块和8个数据组（每个数据组由2个数据块构成），此时能够运行DDR5的x4或者x8配置。同时它也可配置为8个数据块和4个数据组，实现DDR5的x16配置。当存储颗粒密度变得更高时，比如单片颗粒16Gb，此时颗粒内部拥有32个数据块，可以采用8个数据组、每组4个数据块的方式实现x4和x8配置，或者4个数据组，每组8个数据组，实现x16的配置。

　　和DDR4相比，DDR5在数据块和数据组的配置上更为宽裕。在DDR4产品上，数据组的数量最高限制为4组，一般采用2组配置。在DDR5上，数据组的数量可以选择2组、4组到最高8组的设计，以适应不同用户的不同需求，并且还可以保证Bank数据块的数量不变。这意味着整个DDR5的Bank数量将是DDR4的至少2倍，这将有助于减少内存控制器的顺序读写性能下降的问题。

　　除了数据组翻倍外，在预取值方面，DDR4时代对16n预取带来的高延迟担忧终于在DDR5上得到彻底的解决。DDR5采用的预取值正是16n，比DDR4和DDR3采用的8n预取值翻倍。此外，DDR5还加入了不少新的设计，包括写模式命令下，DDR5可以转换为不跨总线发送数据，在减少总线压力的同时还节约电能；增强的PDA模式通过为每个DRAM分配唯一的PDA枚举ID，可以仅使用CA接口对每个DRAM进行寻址，后续不再需要DQ信号来决定选择哪个DRAM进行操作等。

　　▲DDR5规范包含大量复杂的内容，图为DDR5内存加电时的运行情况示意图。

　　除了上述有关DRAM颗粒的相关技术内容外，DDR5还存在一些其他的设计用于增加带宽。其中比较重要的一点是DDR5 DIMM上能够支持2个独立的40bit（32bit+ECC）通道。简单来说，这样的设计相当于DDR5 DIMM内存本身就采用了双通道传输，两个通道可以同时读写数据。

　　▲DDR5一个DIMM上有2个独立的40bit通道

　　当然，由于CPU内存控制器的限制，其实际物理带宽并没有增加，但是灵活度的大幅度提升依旧可以在一些场景下带来显著的性能增益。比如DDR5 RAM中支持新的默认突发长度为16的BL16技术，可对内存中64Bit的数据进行直接访问，这是典型的CPU高速缓存线的大小。

　　当这类命令执行时，传统情况下将彻底占据内存的所有带宽直到结束。但是在DDR5上，这类命令现在只占据2个独立通道中的一个，如果数据存在在另一个通道控制的内存部分，依旧可以自由存取数据。另外，DDR5的ADD/CMD总线将采用片上终端设计，这将使得 信号更为清晰，并且在高速率下提高数据传输的稳定性。

　　▲内存的Bank Group数据组是一个非常重要的设计

　　根据美光的数据，在采用了上述设计之后，即使是相同的数据传输速率，比如同为3200MT/s的DDR4 3200和DDR5 3200、8通道配置下，后者的速度依旧达到了前者的1.36倍之多。在实际测试中，DDR4 3200在8通道配置下的有效数据带宽为134.3GB/s，而DDR5 3200在同样场景下则高达182.5GB/s。

　　▲DDR5产品的规格和八通道下的实际带宽、处理器每核心带宽对比。

　　能耗方面，DDR5电压更低、更为节能。目前DDR5的产品主要采用10nm甚至7nm工艺生产，其电压可低至1.1V。相比之下，DDR4产品的标准电压为1.2V，但实际产品多为1.35V，甚至一些超频版本的内存电压为1.5V。DDR5在这方面的表现应该是值得期待的。

　　在电源稳定性方面，DDR5内存支持在DIMM上加入了稳压器和电源管理IC。这主要是考虑到在服务器环境下大容量和高速度的DDR5颗粒对电源纯净度的需求。根据JEDEC的数据，DDR5的电压波动范围允许值不高于3%，也就是每次波动不得超出正负0.033V，这将考验主板厂商的设计能力。

　　对高端内存和敏感环境而言，JEDEC建议厂商在内存上集成自己的电源模块，这无疑会提高DDR5内存的成本，但是考虑到这类应用环境，这样的设计还是值得的。不过，受成本所限，消费级产品上不太可能看到这样的设计，但在一些面向发烧友的顶级DDR5内存上，可能会出现自带专用电源的解决方案。

　　那么，你知道 什么是Bank（数据块）和Bank Group（数据组）吗？答案在《微型计算机》2019年7月下刊里找哦。

　　 单芯片32Gb、数据传输速度可超过6400MT/s DDR5的容量和速度

　　内存的发展不仅仅关注的是速度，容量也是非常重要的话题。尤其是随着AI计算、云计算等平台的兴起，大量数据的处理需要更大的内存容量才能更快速地完成。目前的服务器内的内存安装空间有限，因此内存厂商往往需要生产更高容量的单条内存才能满足用户需求。在内存容量的扩大方面，DDR5在规范中就允许通过添加内部ECC来支持更大容量的内存颗粒。

　　此外DDR5还允许用户优化内部的分段设计和时序设计来实现更大容量、更高性能的内存，再加上全新的10nm以及以下工艺的使用，以及堆叠技术的应用，DDR5有可能带来单片32Gb的DDR5颗粒，这样单内存条支持的内存容量有可能提升至64~128GB。

　　容量之外来看规格，目前DDR5的内存规格从DDR5 3200起跳，最高可到DDR5 6400，典型型号包括DDR5 3200、DDR5 3600、DDR5 4000、DDR5 4400、DDR5 4800、DDR5 5200、DDR5 5600、DDR5 6000以及最高端的DDR5 6400。不过这个规格只是JEDEC的官方标准，考虑到DDR4目前已经有DDR4 3200乃至DDR4 4000的产品出现，因此DDR5内存突破标准应该只是时间问题。

　　在看了这样繁花似锦的数据后，还是有一些坏消息传出。美光对DDR5在8通道配置方案下不同核心数量处理器能够分到的平均带宽进行了研究，发现即使是DDR5 6400采用8通道配置，在目前的超多核心服务器产品上，处理器核心平均带宽依旧受限。

　　根据美光的数据，DDR4 3200内存8通道方案的实测带宽为134.3GB/s，在24核心配置下，CPU平均带宽只有5.6GB/s，更多的64核心配置时仅有2.1GB/s，基本上难以“喂饱”核心需求。

　　在换用了DDR5 6400，并同样采用8通道方案后，实测带宽达到了298.2GB/s，对64核心处理器而言，单个核心平均带宽依旧只有4.66GB/s，还是很难满足处理器几乎无止境的性能需求。考虑到DDR5、8通道已经是目前单路系统可以做到的带宽上限，因此内存的发展还是任重而道远的。

　　▲美光展示的DDR4和DDR5对比

　　 百花齐放 多款DDR5产品释出

　　目前JEDEC的DDR5最终规范还没有释出，但这也挡不住国际大厂的热情。目前多家厂商都公布了自己的DDR5产品路线图和规划。考虑到DDR4内存价格的大幅度下跌，已经进入产品生命的末期，因此全新产品的上市、高昂售价带来的丰厚利润自然能让厂商们兴奋异常了。

　　根据路线图来看，目前全球DRAM厂商中，包括三星、美光、SK现代、南亚等厂商都提出了DDR5产品规划。其中三星、美光和现代已经展示了自家旗下的DDR5颗粒，并开始小批量出货。业内估计DDR5相关产品将在2019年开始逐渐进入市场，一开始主要面向高端定制型客户。

　　▲DRAM发展路线图，可见DDR5即将在2019年上市。

　　DDR5产品真正的大规模爆发应该在2020～2021年，此时英特尔或AMD都应该推出了支持DDR5的全新平台，消费级市场和高端市场在此时将全面切入DDR5时代。到2022年，DDR5应该占据大约25%的市场份额，超越DDR4成为市场主流。鉴于目前各大厂商都在积极推广自家的DDR5内存，本文也将这些信息收集起来汇总给大家展示。

　　 美光 最早展示DDR5 4400样品

　　美光作为存储芯片大厂，在技术展示上向来非常积极。在2018年5月，美光就联合Cadence展示了DDR5内存和内存控制器的样品。

　　Cadence是全球顶尖的EDA厂商，本次推出的DDR5相关IP产品也是配合JEDEC即将发布的DDR5内存而来。Cadence的DDR5内存控制器测试芯片采用了TSMC的7nm工艺制造，搭配的内存则是美光的DDR5 4400 8Gb颗粒。当然，在这里Cadence的主要目的是销售DDR5的内存控制器的相关知识产权给那些计划使用DDR5内存但是没有开发能力的厂商，这也是长期以来EDA厂商的利润来源之一。

　　▲美光展示DDR5 4400的运行情况

　　由于展出时间过早，因此整个产品依旧是以开发板的形式完成，可看内容不算很多。美光和Cadence展示了一个红色的主板，上面焊接了四颗围绕着DDR5内存控制器布局的DDR5颗粒。由于是测试版本的原因，内存控制器上还覆盖了小小的风扇。这类产品最终可能会被集成在CPU甚至手机SoC中，肯定是无需风扇登场的。

　　▲美光和Cadence展示的DDR5和相关内存控制器开发板

　　▲美光给出的有关DDR5市场发展的预测

　　在谈及DDR5产品时，Cadence认为2019年DDR5产品的相关需求就开始出现，2020年相比2019年会翻倍，2022年就会超越DDR4。另外，Cadence还认为诸如HMB、GDDR6等芯片也会在未来被广泛应用在GPU之外的产品上，这是一个新动向。

　　 SK海力士 DDR5内存条抢先上线

　　SK海力士在2018年11月就推出了DDR5内存的样品。这款内存采用的芯片容量为16Gb，SK海力士宣称其完全按照JEDEC的DDR5规范开发（虽然现在也没公开）。

　　SK海力士的这款DDR5产品规格为DDR5 5200，工作电压为1.1V，采用了SK海力士的第二代10nm工艺制造（这个工艺也被称为1Ynm），16Gb的芯片尺寸和功耗等参数没有公开。SK海力士宣称旗下还将推出8Gb、16Gb、32Gb等不同规格和频率的DDR5颗粒，频率范围从3200MT/s到6400MT/s。

　　▲SK海力士展示的DDR5内存的外观和芯片

　　▲SK海力士DDR5 6400颗粒的相关参数

　　除了颗粒外，SK海力士还带来了全球首款DDR5 DIMM内存。从外观上来看，这款内存的外观和DDR4极为相似，但是防呆口设计经过了改变，避免和DDR4内存混淆。插槽设计上依旧采用了弯曲边缘设计，这样做可以减少插入和拔出的阻力，使得内存更容易插取。SK海力士宣称这款DDR5 5200内存可提供41.6GB/s的带宽，并且产品本身已经提交“主要芯片组制造商”测试和开发了。

　　容量方面，SK海力士没有表示，不过单面产品显示出有左右各有5颗DDR5 DRAM颗粒。这款产品的具体容量未知，如果按照8Gb每颗粒计算，内存单片贴片，实际容量应该是10GB，双面贴片的话则是20GB。内存中央还采用了一颗RCD芯片，厂商未知。所谓RCD芯片，是指内存上使用的寄存器时钟驱动器（RCD）芯片，其主要作用是作数据缓冲，起到内存数据和总线管理的作用。

　　除了2018年11月的展示外，在2019年2月，SK海力士又在国际固态电路会议上展示了旗下DDR5内存的相关开发进度。这次SK海力士带来的是最高端的DDR5 6400芯片的相关情况。SK海力士展示的是一款容量为16Gb的DDR5颗粒，有32个Bank和8个Bank Group，其接口传输速率为6400MT/s，电压依旧是1.1V，制造工艺也是之前介绍过的1Ynm，其内部具有四个金属层，芯片封装尺寸为76.22平方毫米。

　　76.22平方毫米是什么概念呢？作为对比，SK海力士第一代21nm工艺的8Gb DDR4芯片的尺寸为76平方毫米，第二代21nm的产品尺寸则缩减至53.6平方毫米。对比之下可以看出，SK海力士在高密度DDR5芯片的制造上已经有了长足进步，这将帮助SK海力士在早期推出较低成本的DDR5芯片以获得市场青睐。

　　在技术方面，SK海力士宣称为了减少由于高频率带来的时钟抖动和时钟占空比失真，SK海力士设计了全新的延迟锁相环DLL技术。此外，这款芯片还加入了经过改良的正向反馈均衡电路FFE和新的写入级别训练方法等，最终达到了如此高的传输频率。

　　 三星 另辟蹊径展示LPDDR5

　　和SK海力士以及美光展示DDR5相关产品不同的是，三星在2018年7月展示了LPDDR5颗粒。相比DDR5内存而言，LPDDR5的基本技术原理和其类似，但是面向移动设备，在总线位宽、功能设计上做出了一些妥协，更注重高性能功耗比和低功耗、小尺寸。三星成功拿下了首个展示LPDDR5技术的桂冠。

　　三星展示的产品采用10nm工艺制造，容量为8Gb，其数据传输速率为6400Mb/s，是目前使用的LPDDR4X的大约1.5倍。另外，三星还加入了大量的能耗控制技术，包括深度睡眠模式等，根据三星的描述，这些新技术将LPDDR5的功耗降低到现有LPDDR4X“空闲模式”的大约一半。三星计划在2019年就开始向市场推广这款产品。

　　DDR5时代即将到来

　　从本文的介绍来看，DDR5内存目前发展已经万事俱备，只欠东风了。在消费级市场，只要英特尔、AMD、高通等厂商准备完毕，DDR5家族的产品就可以正式上市，成为笔记本电脑、台式电脑或者移动设备的重要数据存储中心之一了。

　　从技术角度来看，DDR5解决了DDR4上的诸多问题，将数据传输带宽大大向前拓展了一步，甚至为未来DDR产品打下了基础。从市场角度来看，2019年将是DDR5的诞生之年，2021到2022年DDR5产品将大量上市，2022年终将成为市场主流。技术一代换一代，江山各有人才出。我们希望伴随着DDR5到来的是更好和更快的使用体验，以及更令人振奋的计算时代。