上海
NA从0.33到0.55：英特尔用High NA与3D堆叠推进14A
10月26日，英特尔副总裁克里斯·奥思与首席技术官普什卡尔·拉纳德在技术访谈中给出14A的路线安排：Intel 14A直接用High NA EUV，并用混合键合与CFET把芯片往垂直方向叠。拉纳德同时谈到，先进制程扩产更多受设备与供应链规模制约。
High NA 的算术
High NA EUV把数值孔径从0.33提高到0.55，单次曝光的分辨能力提升约1.7倍，可覆盖16nm至8nm的图形间距。对晶圆厂来说，这意味着原本要分几次曝光才能画出的图形，有机会一次成型，省下掩模、工时与对准误差。
英特尔为什么敢直接用
奥思给出的理由是间距。英特尔的产品采用背面供电，把供电电路挪到硅片背面，正面留给计算晶体管和信号布线，间距要求随之放宽，因此可以直接用High NA做单次曝光。按他的说法，台积电目前的方案没有采用背面供电，需要以EUV双重曝光应对更紧的图形间距。
这更像两条工艺路径的结构差异，而不是谁高谁低：一条先把供电层换到背面，换取光刻上的余量；另一条在现有结构里一点点抠分辨率。选择不同，成本曲线和量产节奏也就不同。
14A 的进度表
14A已经研发超过3年，一套先进制程涉及约2000道制造步骤。奥思称，14A如今已是PDK的可选方案，公司正与客户逐一洽谈。此前外界讨论较多的方案是在18A节点上使用High NA，这次表态确认了它被用在14A上。
从研发走向量产，要做的也不止设备配置与制程优化。缺陷控制与良率提升同样耗时间，必须确保制程能稳定投入大规模生产，否则参数再漂亮也只是实验室数据。
图：先进制程晶圆厂洁净室内的极紫外光刻设备（AI 生成）
3D 堆叠：绕开光刻的另一条路
访谈把视线拉到未来20年，混合键合与CFET被列为与14A、High NA、背面供电并列的关键方向。混合键合让多颗裸片在垂直方向直接互连，缩短信号路径；CFET则把晶体管本身叠起来，在同样的占地面积里塞进更多器件。
这条路的逻辑很直白：当平面微缩每一代的代价越来越高，就往垂直方向要密度。光刻决定能画多细，堆叠决定一个封装里能放多少，两者拼在一起才是最终的晶体管预算。
「规模」具体指什么
拉纳德的判断是，以全球现有半导体制造设备的规模，先进制程晶圆产量要扩大10倍并不现实，提升到约2倍更有可能性。瓶颈不只在芯片设计与制程微缩，还包括EUV光刻设备、蚀刻与薄膜沉积等上游供应能力；要进一步扩产，设备供应链必须同步长大。
因此「扩产受制于规模」这句话，落在三层：产能规模、设备与供应链规模，以及由前两者决定的客户与生态规模。技术路线可以自己选，产能爬坡却得跟着设备交付的节拍走。
量产前的两道考题
14A把背面供电与High NA一起推上台面，工艺成熟度评估与阶段性审查也随之成为固定环节：控制单个节点同时引入的重大创新数量，让量产时程更可预期。
路线已经画出来了，接下来要看的是良率曲线和设备进场时间——这两条线，比任何一句「技术领先」都更能说明问题。
关键词： 英特尔、High NA EUV、3D堆叠、Intel 14A、背面供电
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