北京
当地时间10月22日，Dwarkesh Patel放出了一段针对英特尔首席技术官普什卡尔·拉纳德（Pushkar Ranade）的视频。
拉纳德表示，从制程技术角度来看，英特尔与台积电之间的差距已经缩小至几个百分点，但追赶台积电的制造规模仍将是一个缓慢的过程。他强调，相比单纯追求性能或芯片面积密度上的小幅领先，按时推进制程、提高良率并快速扩大产能更为重要。
他指出，台积电目前的晶圆制造规模明显大于英特尔，双方的竞争不仅涉及技术指标，还取决于能否稳定生产大量先进芯片。他表示，如果只讨论技术水平，英特尔已经接近台积电，但性能、功耗和面积密度等指标仍可能存在几个百分点的差距。
他认为，先进制程的竞争不能只看单项基准测试结果。当制程技术落后一整代时，差距可能相当明显；但当双方技术水平接近时，制造执行能力、良率以及产能爬坡速度就显得更加重要。
拉纳德指出，即使性能或面积密度存在几个百分点的差距，只要能够按时推进工艺并维持较高良率，仍有机会在竞争中取得进展。
此外，拉纳德在访谈中还谈到了先进芯片产能扩张面临的限制。他表示，即使英特尔希望大幅增加先进制程晶圆产量，全球半导体制造设备的供应能力也难以支持产能增长十倍；在现有条件下，产量翻倍更具可行性。他指出，EUV 光刻设备是主要瓶颈之一，但其他制造设备同样存在供应紧张的问题。
在同一场访谈中，英特尔制造开发与客户合作部门副总裁兼总经理克里斯 · 奥斯谈到了高数值孔径极紫外光刻（High-NA EUV）技术。他表示，英特尔采用背面供电架构，将供电网络转移至晶圆背面，减少了晶圆正面布线的间距压力，因此能够在部分工艺层中直接使用 High-NA EUV 设备。
High-NA EUV 通过将光学系统的数值孔径从传统 EUV 设备的 0.33 提升至 0.55，进一步提高光刻分辨率。根据设备参数，该技术能够实现约 8nm 的分辨率，有助于在单次曝光中制造更精细的图形，并减少部分工艺层所需的多重图形化步骤。
奥斯解释称，传统芯片设计中的供电线路和信号线路都需要占用晶圆正面空间。英特尔通过背面供电技术将供电网络移至晶圆背面，为正面的晶体管和信号互连线路释放空间，从而降低部分图形的间距要求，使其能够通过 High-NA EUV 单次曝光完成制造。
奥斯认为，英特尔与台积电采用不同的技术架构，因此对 High-NA EUV 的经济效益也会得出不同结论。据介绍，在其讨论的部分工艺设计中，台积电需要更紧密的线路间距，仍需使用双重曝光工艺完成相关图形制造。
奥斯还透露，英特尔 14A 制程已将 High-NA EUV 作为工艺设计工具包（PDK）中的可选方案提供给客户。英特尔将根据不同客户的需求，逐一讨论是否采用该技术，而不是要求所有客户统一使用。PDK 为外部客户提供芯片设计所需的工艺规则和模型，是客户使用晶圆代工服务的重要基础。
拉纳德还表示，从 18A 制程转向 14A 制程时，英特尔预计可复用约 80% 的设备，但新制程仍需要部分新的制造设备。他指出，当前下单的设备交付周期可能达到约 18 个月，如果还需要建设新的晶圆厂，投产时间可能进一步延后。
本文源自：IT之家
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