河北
前沿导读
英伟达创始人黄仁勋此前在2026年台北电脑展前夕接受采访时表示，逻辑折叠技术对于华为来说是重大突破，但是对于台积电来说影响不大，因为类似的3D叠加、混合键合、先进封装等技术，全球领先厂商已经探索多年。
技术差异
华为旗下的海思半导体只是芯片设计厂商，不涉足直接制造，制造环节交给本土的晶圆代工企业。而台积电则是纯晶圆代工企业，从不涉及芯片设计环节。客户将芯片图纸交给台积电，台积电按照已经设计好的电路图进行曝光制造，双方完全是两个截然不同的半导体企业。
逻辑折叠技术的核心是将原本横向铺开的逻辑电路结构改成垂直分布结构，缩短关键信号的路径时延。从芯片设计层面开始，就要按照逻辑折叠的技术思路进行设计修改。
先在一片晶圆上将CPU、GPU、NPU等核心元器件的电路结构制造出来，然后再从另一片晶圆上制造出与之对应的SRAM缓存电路结构，最后通过混合键合的技术方法进行拼接。
根据科技博主极客湾发布的产品分析显示，对于CPU、GPU、NPU、ISP、基带等发热量大的计算单元来说，放在主裸片上进行制造。而缓存、IO接口这些发热低但是占面积的器件，自然就放在了副裸片上进行制造。
这两颗主副裸片都无法独立使用，必须通过键合技术合并成一个完整的芯片才能运行，这与此前行业内先进封装的3D堆叠芯片有着根本区别。
台积电的CoWoS、SoIC封装技术确实也是“用垂直化缩短互连距离”，CoWoS是2.5D封装，将GPU、HBM放在硅中介层上，解决的是大带宽内存和逻辑芯片之间的互联。
而SoIC是3D，用混合键合把两颗裸片直接上下键合，去掉微凸块，键合间距从9μm走到6μm。
无论是CoWoS还是SoIC，都属于封装技术，堆叠的是已完成流片的裸片。GPU是一颗，HBM是一颗，SRAM是一颗，彼此可独立测试、可KGD筛选，靠TSV或混合键合通信，其本质是封装制造层级的事。
而逻辑折叠修改的是单芯片内部的逻辑分布，把关键路径上的组合逻辑、寄存器、局部存储重新分到不同层，上下层不是两颗独立芯片，而是同一个逻辑整体的一部分，其本质上是设计层级的事情。
从整体的技术方向来看，华为的逻辑折叠与台积电先进封装都是后摩尔时代不再只靠缩小晶体管体积，而是靠互连缩短、异构集成、系统协同提升芯片性能。
技术定义
华为半导体业务的角色是设计定义方，制定韬定律的发展思路、开发逻辑折叠架构、制定总线与软硬件协同，而芯片制造则是交给代工和封测厂进行实际落地。
台积电是制造与异构集成平台方，制程节点、先进封装、混合键合、客户生态全捆绑在台积电这一边。
设计公司和代工厂的竞争维度本就不一样，设计公司竞争的是架构、IP、产品节奏、系统协同。代工厂竞争的是工艺、产能、良率、资本开支。
逻辑折叠技术是华为在受到先进制程限制的情况下，用架构和系统设计缩短性能差距。而台积电是先进制程技术的主导者，所以逻辑折叠对台积电来说只是一种技术稀释，并不能直接替代先进制程的重要性。
华为的逻辑折叠技术已经通过麒麟9050 Pro芯片进行商业化发展，但是目前该技术产品还存在几个问题。
第一个问题就是成本和产能因素，搭载逻辑折叠芯片的产品都是万元左右的高价值产品，这些产品本质上并不是拿来走量的，而是对逻辑折叠这种全新的技术形态进行尝试。
之前的手机芯片都是平面电路结构，而且只需要在一个裸片上进行制造。逻辑折叠不但是3D垂直的电路结构，而且还需要用两颗裸片进行键合，制造步骤增多，其成本也要更高。
第二个问题就是其他产品的应用范围，目前只有手机上的麒麟芯片采用逻辑折叠，未来还需要拓展到其他领域，例如ai算力卡、服务器、车机座舱。
第三个问题就是国产供应链的支撑，逻辑折叠对于EDA设计工具有着很高要求，而且制造环节的混合键合、先进封装都需要与之对应，需要国产供应链体系更加深度合作。
逻辑折叠对台积电代工业务在短期影响不大，因为ai训练卡的主战场仍绑在CoWoS、HBM、先进制程上。但逻辑折叠对“只有台积电先进制程才能做高性能芯片”的默认逻辑有冲击，因为这套方法是设计端发起的架构创新。
华为不是在用逻辑折叠取代先进制程，而是在先进制程路线之外另开一条“制程受限的后摩尔”路径。台积电是先进制程和先进封装一起往下发展，华为是现有制程、逻辑折叠、系统协同往下发展。
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