河南
今年6月底，蓝色巨人IBM突然发布了全球首款0.7nm工艺芯片，第一次做到1nm以下，相当于7埃米，从此正式迈入埃米时代！
IBM最新宣布，将在2027年第一季度向感兴趣的芯片设计厂商提供0.7nm的工艺开发套件（PDK），方便进行评估。
PDK内包含设计规则手册、设计规则检查工具，以及用于在楷登电子（Cadence）、新思科技（Synopsys）等EDA工具中生成版图的脚本。
芯片设计公司比如NVIDIA、AMD，可以借助PDK开展芯片研发设计工作。
IBM 0.7nm芯片的面积只有指甲盖大小，但集成了多达1000亿个晶体管，差不多是IBM 2nm芯片的两倍、7nm工艺的五倍。
哦对了，2nm工艺也是IBM 2021年全球首发的。
根据IBM提供的数据，0.7nm相比于2nm性能可提升多达50％，能效更是可飙升70％，另外SRAM（静态随机存取存储器）面积可缩小40%。
SRAM单元内部的电路尺寸极小，任何微小波动都会对性能产生巨大影响，所以CPU、GPU 等逻辑芯片可以跟着制程迭代持续缩小，SRAM缓存却长期难以缩减，现代AI芯片又往往需要大量的SRAM，因此对于新工艺是极大的考验，由此更可以看出IBM 0.7nm的实力。
IBM 0.7nm在结构和材料上进行了全面创新，尤其是首创了3D纳米堆叠架构(3D Nanostack)，不仅可以缩小晶体管尺寸，还重构了底层设计和制造逻辑。
当前的2nm及以下工艺普遍采用GAA晶体管结构，这本身就源于IBM 2017年发布的Nanosheet纳米片构型。
新的3D纳米堆叠在业内首次实现了纳米片(nanosheet)的3D立体堆叠，将晶体管垂直交错、分层堆叠，并借助3D顺序集成技术，在同等面积晶圆上容纳更多晶体管。
传统上晶体管的P、N型是水平并排放置的，3D纳米堆叠则将P、N型晶体管垂直分隔并交替堆栈，再通过超薄的中介层连接两片晶圆，大幅提升晶体管密度。
同时，每一层堆叠结构都可以使用不同的材料组合，从而独立优化不同晶体管的性能、功耗，互不影响，更方便快速升级。
芯硬件注：在半导体制造中，N型晶体管（NMOS）通过向硅掺杂元素，提供可自由移动的电子用于导电；P型晶体管（PMOS）依靠空穴导电。二者成对组合，确保芯片闲置时不会产生静态漏电。
目前，IBM已经在实验层面完成了3D纳米堆叠架构的可行性验证，包括CMOS工艺超薄介质键合、双通道器件工程验证、标准CMOS反相器完整开关功能测试等。
结果证明，纳米堆叠工艺可以投入实际芯片的量产，IBM的目标是5年内实现商业化。
IBM自信地表示，纳米堆叠结构可以支撑未来至少10年的半导体工艺迭代升级。
此外，IBM即将第一次从ASML引入最先进的高NA EUV极紫外光刻机，但主要用于研发实验，而非实际生产。
按照IMEC（比利时微电子研究中心）之前预测的路线图，0.7nm级工艺的投产时间大概要等到2034年。
目前，台积电、Intel、三星也都在研发自己的埃米级工艺，比如台积电的A14、Intel的18A，但是它们不太可能直接使用IBM的技术。
日本的Rapidus公司倒是依靠IBM技术授权的，但他们的目标只是明年量产2nm工艺，更进一步的规划尚未披露。
顺带一提，IBM还计划成立全球第一家纯量子晶圆代工企业Anderon，为客户尤其是美国芯片企业提供代工服务。
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