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2026年10月13日，IBM宣布，计划在2027年第一季度向业界提供面向0.7纳米（7埃）纳米堆叠（NanoStack）技术的早期工艺设计套件（PDK）。
该套件旨在帮助芯片设计企业、电子设计自动化（EDA）厂商及研究机构提前评估这项技术，探索适配新型晶体管架构的设计流程。该套件属于早期研发评估工具，并非面向商业量产的完整设计环境。
2026年6月25日，IBM首次公布这项0.7纳米节点技术，并将其定位为面向下一代半导体发展的重要架构创新。需要注意的是，0.7纳米与7埃在单位换算上等值（1纳米等于10埃），但现代半导体制程节点名称仅用于标识技术世代，不能仅凭命名认定晶体管或栅极的实际物理尺寸为0.7纳米。
根据IBM公布的技术数据，采用纳米堆叠架构的方案，估算可在约150平方毫米芯片面积上集成近1000亿个晶体管，单位面积晶体管密度约为IBM此前2纳米节点技术的两倍。在性能与功耗方面，IBM提出，相较于其2纳米节点技术，该架构有望在相同功耗下实现约50%的性能提升，或在相同性能条件下将功耗降低约70%。上述两项指标对应两组不同测试条件，无法在同一工作场景下同时达成。
纳米堆叠技术的核心创新在于重构晶体管的空间排布方式。与传统方案将N型和P型晶体管横向并排布置不同，该架构依托三维顺序集成技术，将N型与P型晶体管垂直堆叠并错列排布，充分挖掘芯片垂直维度空间，以此提升单位面积晶体管集成密度。
IBM还借助超薄介质晶圆键合工艺实现多层结构集成，并可针对上下两层晶体管分别定制沟道材料，独立优化器件性能。这一思路突破传统平面布局的空间瓶颈，为逻辑芯片持续微缩提供全新技术路线。与此同时，垂直堆叠结构也带来串联电阻、寄生电容、热管理以及上下层器件耦合干扰等全新设计难题，仍需持续推进工艺与设计协同优化。
在设计工具层面，PDK是打通芯片前端设计与制造工艺的核心载体，通常包含器件工艺模型、设计规则、标准单元库及各类设计所需技术参数。
IBM表示，首版纳米堆叠PDK预计将搭载逻辑电路示例标准单元库，以及示例静态随机存取存储器（SRAM）设计。依托这套资源，电路工程师可开展布局布线探索、搭建早期模块版图，并初步评估设计方案的集成密度、功耗与性能水平。
IBM明确强调，首版PDK不具备成熟商用PDK完整的器件模型与全套功能，核心定位是支撑早期研发、技术评估与设计协同优化，不可直接用于产品流片与大规模量产。
IBM希望吸引无晶圆厂芯片设计公司、EDA厂商、半导体设备供应商及科研机构共同参与技术评估与迭代完善，逐步搭建适配纳米堆叠架构的设计生态。本次公告仅面向行业机构开放合作评估计划，并未确认英伟达、AMD等企业已成为该PDK合作参与方。
总的来看，IBM此次计划开放早期PDK，标志着纳米堆叠技术正从研究探索逐步走向业界协同验证。其潜在价值不仅在于提升晶体管密度、改善功耗与性能，更在于为AI芯片突破面积和集成度瓶颈开辟新的技术路径。不过，这一技术能否真正实现商业化突破，仍有赖于后续的工艺成熟度、制造良率与成本控制。
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