功耗约2.5%、面积约4%，SK海力士披露自研H-TPU核心方案

SK海力士披露了名为H-TPU（Hynix Transaction Processing Unit，海力士事务处理单元）的自研核心方案，目标是减少对高功耗CPU核的依赖。它和AI加速器不是一回事——H-TPU要处理的是SSD里那些重复性工作，而随着硬盘速度越来越快，这些工作通常需要控制器上堆更多的核。

按照披露的说法，这些新核心以集群方式布置，用四级顺序流水线处理日常I/O，管理类任务仍然交给传统的Arm CPU。关键数字是：这些微型核心的功耗据称只有通用CPU核的约2.5%，面积只有约4%。公司计划把H-TPU应用到旗下产品线中。

控制器CPU在功耗和面积上到达极限

SK海力士系统级芯片（SoC）设计副总裁Koo In-jae本周在ISOCC 2026（国际SoC设计会议）上发表了演讲，主题是“从SSD控制器到AI内存SoC”。他表示，SSD控制器的CPU在功耗和面积上已经到达极限。他提到，PCIe带宽每一代都在翻倍，而控制器CPU的时钟和控制能力据称跟不上这个节奏。SK海力士计划把H-TPU应用到旗下NAND产品线，包括下一代企业级SSD控制器——那里对IOPS的持续追求让问题暴露得最明显。

Koo的表态点出了扩展性问题，这在竞争对手产品的“加核”方案里看得很清楚。Marvell的PCIe 6.0 Bravera SC6用了12个Cortex-R82核，分成两个六核集群，外加3个Cortex-M7核和一个负责安全的Cortex-M3。对比它的PCIe 5.0前代Bravera SC5，后者是10个Cortex-R8和Cortex-M7核，再加一个用于安全的Cortex-M3。核数随着PCIe速度上涨。

一百多个小核，每个只干专门的活

SK海力士的答案是自研核心H-TPU，做得小、可编程，配有专用编译器和面向专门代码的开发工具。它采用四级流水线、顺序执行，不是超标量，不使用乱序单元，也不该和面向AI的张量处理器混为一谈。

它的职责是处理读写命令、管理元数据、控制缓冲区——全是重复性任务。存储控制需要超过100项细分功能，这对单体CPU并不理想。SK海力士的做法是把这些功能拆开，分散到“几十个小TPU集群”里，每个H-TPU因此承担一项专门工作。H-TPU的总数超过100个，和前面提到的功能数量是两个不同的数字。至于每个集群里装多少个核，目前没有细节。

主CPU仍然负责错误恢复、异常处理以及存储策略管理。也就是说，H-TPU是补充而非替代：做卸载，不做接管。对于某次I/O用不到的核心，设计上会让它们进入最低功耗模式。

两份报道都没有点出SK海力士那组2.5%功耗、4%面积数据背后对应的是哪款CPU核。

拆分工序不是新思路，但这次规模更大

把工作负载这样切开并不新鲜。Phison的CoXProcessor把Cortex-R5核与硬化宏配对，以线速卸载重复固件任务，已经在产品里用了相当一段时间。它的E18 SSD控制器用两个降频的Cortex-R5核来辅助三个主核。企业级方面，Phison的X1用了两个Cortex-R5核，外加最多32个“微核”，每个微核专攻一到两项任务。H-TPU是把这条路子推到了更大的规模。

演讲本身细节不多，但SK海力士的多项专利描述了类似的小核与CPU分工。美国专利11,675,537最早于2020年11月在韩国申请，描述了一个由CPU运行的控制面，以及一个由众多小处理器组成的I/O面，按任务分成四组。一条命令依次穿过全部四组：主机负责接入，然后是缓存、映射，最后是NVM到NAND。处理器以这种方式“为数据I/O操作配置流水线”，让CPU处理异常。这条流水线横跨多个核心，和每个H-TPU内部的四级流水线不是一回事。

在该专利的示例中，每个小核大约20万个逻辑门，而CPU是700万个逻辑门，约为CPU门数的2.9%。这些并非固定元素，因为“固件可以在每个TPU中驱动”，使它们比专利所称“难以修改”的硬件电路更具适应性。该专利把TPU展开为“Tensor Processing Units”，但同样不应与AI加速器混淆。H-TPU共享这种可编程思路，而SK海力士描述的下一步把部分日常任务移入固定硬件，即硬件自动化（HWA），将命令处理、地址查找和缓冲区复制移到专用电路。CPU和H-TPU仍负责异常和关键策略决策。转向这一框架意在让完成时间可预测，这对I/O是必要的，尤其是当今高IOPS的企业级SSD。

SK海力士此前就固定硬件路径提交过申请，包括其圣何塞部门2014年的一项申请，以及后来美国专利12,216,914，后者最早于2022年在韩国申请。该专利描述了一种“写自动化电路”，并称“没有智能控制的任务可以通过硬件层处理”，而固件保留垃圾回收等工作。前者更进一步，把基本I/O命令送入一条“完全用硬件实现”的路径，无法处理的内容则向上传递。

据报道，H-TPU本身正被用于“Storage Next”，这是Nvidia与SK海力士联合AIN P项目的名称。Storage Next面向512字节或更受限的NAND访问，而NAND传统上瞄准更高的操作尺寸。SK海力士还计划将其应用于高带宽闪存（HBF），该媒体称HBF将于明年推出。HBF堆叠NAND裸片用于AI推理，面向高带宽。