广东
极客湾的麒麟9050 Pro测试视频又复活了，与此同时还多上了一份关于逻辑折叠工艺的“大餐”，而上图正是与极客湾合作的Kurnal所完成之 Die shot 图。
而Kurnal又是根据万扯淡提供之裸Die打磨成品（下图便是打磨好的两块Die）完成作图的，已经合作过多次的三人组，这次又贡献了逻辑折叠的工艺实景。
关于极客湾视频中所讲到的 TSV 技术和 Cu-Cu Hybrid Bonding 技术，欲详细了解可点击此篇旧文《》，接下来就讲几点极客湾没提到的未来展望。
1，逻辑折叠完美解决了SRAM缩放难题
如下图所示，台积电制程工艺的升级虽然可以有效几何微缩SoC的逻辑电路部分，但在SRAM即Cache缓存部分却遭遇了严重瓶颈——从7nm制程工艺开始其微缩速度就断崖式减缓甚至停滞了！
也就是说，纵使高通联发科苹果三家都用上了台积电2nm工艺，但在SRAM密度上却与2018年的7nm工艺差不了很多，若是跟5nm工艺相比那就几乎没进步了！
这时候，若想增加SRAM面积去拓展缓存容量，就得付出巨大的成本代价。所以高通才会抠抠搜搜，连续三代骁龙旗舰芯都延用8MB的SLC缓存，甚至为了芯片面积可控（保良率控成本）还砍了L2缓存的总容量。
当然，发哥也没好到哪去，10MB的SLC缓存都已经连用四代了，16MB的L3缓存容量也已连用两代。也就苹果旗舰芯最土豪，SLC缓存和L2缓存容量已经连续升了三代！
反观麒麟9050 Pro，虽然SLC缓存容量还是12MB（依然比通子和发哥富裕），但其L3缓存总容量却增加了2MB。这里可能会有人疑惑，为何Cache都独占一颗Die了，缓存容量拓展却还是有点慢呢？
问题主要就出在这两颗Die所基于的制程工艺不同上，其中逻辑Die是基于和麒麟9030 Pro一样的等效5nm制程工艺，而缓存Die的制程工艺虽然未知，但其同容量Cache的占地面积却明显比前代更大。
2，逻辑折叠大幅改善了晶圆良率问题
至此，就进入了第二阶段的未来展望。正是因为这两块Die所基于的制程工艺不一样，所以之前困扰华为的旗舰芯良率问题，终于可以用“曲线救国”方式来大幅改善了！
道理其实很浅显：这代麒麟9050 Pro基于逻辑折叠工艺，其逻辑Die的面积相较于前代麒麟9030 Pro小了很多（上图所示），这就意味着一块晶圆能够切出更多Die，良率因此得以提升。
同时，由于缓存Die不需要最好的制程工艺，因此就可以基于良率明显更高的成熟制程打造，结合逻辑Die的良率提升效果，那这不就是“一箭双雕”的产能奇策吗？
3，未来多层方案的潜力
假如未来逻辑Die和缓存Die还能再分层组合为“多层汉堡”，同时键合间距从现在的1.5微米继续挺进至华为定的1微米目标，那么其整体性能和能效表现是有机会和台积电1.4nm工艺掰掰手腕的。
另外从这次的逻辑折叠首秀来看，华为在韬定律论文中所提到的关键点全都得到了验证。例如论文中说到的“设计阶段就有刻意避免折叠高功率电路”，就直接体现在了逻辑和缓存的分层上。
还有论文中提到的“从结构上防止高功率子系统在空间上相邻”之设计思路，也可以从CPU四颗能效大核的分群放置，以及基带和NPU这俩模块远离其它模块的设计中窥探一二。
特别声明：以上内容(如有图片或视频亦包括在内)为自媒体平台“网易号”用户上传并发布，本平台仅提供信息存储服务。
Notice: The content above (including the pictures and videos if any) is uploaded and posted by a user of NetEase Hao, which is a social media platform and only provides information storage services.
