辽宁
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拆解者 Kurnal 的芯片显微照片，加上极客湾的逐项统计，把麒麟 9050 Pro 的封装结构第一次拆成了可以核对的数字：两颗裸片上下叠放，靠大约 8 万根硅通孔（TSV）连成一体。这些通孔从衬底穿上来，先穿过下面那颗裸片，再抵达上面那颗；它们留下的禁布区，吃掉了底部裸片约 8% 的可用面积。
这是华为「逻辑折叠」（LogicFolding）最具体的一面，也和外界「把缓存切出来单独做一颗芯片」的想象不完全一样。
一颗常规 SoC，由衬底、金属层和一层逻辑电路组成。麒麟 9050 Pro 是两颗裸片堆叠，用铜-铜混合键合（hybrid bonding）把双方的金属层直接连起来，中间不经过焊球。硅通孔负责把电和信号从衬底送上去，混合键合负责两颗裸片之间的金属层对接，两者分工不同。承担计算的裸片出自中芯国际 N+3 工艺，大致比其它代工厂的 6nm 级节点好一档；装载缓存、I/O 接口和 PLL 的那颗出自中芯国际 N+2，大致相当于台积电 N6。这两个节点，华为和中芯国际都没有正面确认。
思路接近 AMD 的 3D V-Cache——把缓存移到单独一颗键合裸片上。但堆叠顺序是反的：AMD 把缓存裸片盖在计算裸片之上，麒麟 9050 Pro 把缓存、I/O 和 PLL 放在下层，计算模块放在上层。散热是主要原因——上层散热条件更好，留给发热更大的计算单元；缓存和 I/O 发热更低，对制程微缩也不那么敏感，放下面正合适。密度则是另一处差别：这里的混合键合连接点比 3D V-Cache 密得多，执行单元到缓存之间的走线更短，延迟因此更低。
更值得注意的是，逻辑折叠不是「整块整块地分家」。按 Kurnal 的 die shot，每一个大模块都同时跨在两颗裸片上。以超大核为例，大部分执行单元在上层裸片，L1、L2 缓存则在下层裸片，正好位于 load/store 单元的正下方。GPU、ISP、NPU、基带也是同一套安排。传统小芯片的思路是按功能把芯片切成几颗，再用中介层或硅桥连起来；这里走的是纵向剖开、「上下铺」的路子。好处是双重的：互连缩短，延迟下降；同样的时钟频率下，电压可以更低。
真正要付账的地方在那 8%。相当于拿底部裸片近十分之一的可用面积，去换两颗裸片之间的带宽和更短的走线。
把压力从制程转到封装，是这套做法的另一层意义。两颗裸片都由中芯国际生产，性能的增量不再只来自把晶体管做小，还来自键合密度、走线长度和电压这三件事。在制程微缩越来越贵、越来越难的当下，用封装和键合换性能，正在变成一条正经的技术路线。
需要说明的是，上述数字来自第三方拆解与显微测量，华为和中芯国际均未给出官方口径。
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