北京
尽管AMD看好混合键合3D DRAM，但商用还需攻克两大难题。
在大模型AI算力狂飙的当下，内存早已成为制约AI芯片性能释放的关键瓶颈。鉴于传统高带宽内存（HBM）在带宽增速、封装面积及散热效率上逐渐触及物理极限，产业界正在加速探索存算一体、3D堆叠DRAM以及新型异构存储架构，旨在通过底层技术革新突破“内存墙”束缚。
近日，AMD公布了一项足以颠覆AI芯片内存架构的研究结论：采用混合键合技术的3D DRAM架构，其能效相比传统HBM堆栈最高可提升17倍。这一数字简直令人震惊，在AI算力受制近两年的背景下，这无异于在黑暗隧道中看见一道曙光，为突破“内存墙”与功耗瓶颈提供了极具想象力的技术路径。
HBM性能跃升受阻，先进封装成破局关键
现在整个半导体行业已经形成共识，依靠HBM来持续挖掘AI算力的路子正在放缓。传统HBM虽然通过TSV硅通孔将DRAM芯片垂直堆叠，但芯片之间仍依赖微凸块进行连接。这些微小的焊料球在连接时会产生物理间隙，必须用液态塑料填充物填充。但这样会带来三个致命问题：寄生电阻、限制连接密度，并阻碍热量散发。
更关键的是，HBM在AI加速器中的位置也成了瓶颈。它被放置在XPU（处理器或加速器）的旁边，数据必须通过底层的PHY接口往返传输。在AI计算中，数据移动消耗了大量能源，这种“绕路”设计正在成为算力进一步提升的绊脚石。
AMD提出的混合键合3D DRAM彻底颠覆了这一设计，它将DRAM芯片直接堆叠在XPU的正上方，消除了传统PHY接口带来的瓶颈。
在工艺上，它放弃微凸块，直接将晶圆抛光到原子级平整度，让铜与铜在加热后直接融合——这就是Cu-Cu键合。
该架构的价值不仅体现在能效优化上，更在于通过DRAM与计算芯片的垂直堆叠，大幅压缩了数据传输的物理路径。此外，借助混合键合技术提升互连密度，还能在有限的空间内实现数据带宽的显著跃升。
商业化落地的双重挑战：热管理与制程良率
尽管这项技术蕴含着巨大的应用潜力，但3D DRAM距离大规模量产仍有很长一段路要走，其商业化落地还面临着两大挑战：
首先就是热问题，混合键合的热处理工序会带来高温，而DRAM存储单元对温度十分敏感，高温会造成电荷保持能力下降，刷新性能劣化，直接影响内存正常工作。堆叠的内存紧贴处理器，运算产生的热量更容易堆积，进一步放大了热风险。
其次是极致严苛的工艺良率挑战，混合键合要求晶圆达到原子级平坦，晶圆表面只要出现几纳米的微小颗粒，就足以破坏“铜‑铜”键合，直接造成整片产品报废。这意味着，生产需要等级极高的无尘车间，对产线设备、管控能力提出了极高要求，成本压力不容小觑。
现在，业界也在摸索解决思路。例如d‑Matrix就想到了把内存堆叠放置在处理器下方，以此规避高温带来的负面影响。如果散热、洁净制造的难题被逐一攻克，那么3D DRAM就有机会快速落地。
不过，就目前而言，从混合键合的工艺稳定性到热管理方案，AMD和整个行业还有很长的路要走。
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