NVIDIA联动“EDA 三巨头”和产业链伙伴，重塑“造芯”范式

作者：毛烁

回想起当年熬夜跑DRC（设计规则检查）和LVS（版图与原理图一致性检查）的日子，我对芯片设计这件事一直抱有敬畏感。

因为，这是一项特别“较真”的任务。

一颗芯片从设计到流片，中间要经历无数轮验证。架构要考虑性能和功耗的平衡，版图要遵守物理规则，时序要一点点收敛。很多时候，让系统在有限的计算资源和工程约束条件下，多释放一点点性能，往往就需要硬件开发者花费大量时间解决。

所以，当我看到NVIDIA提出AI赋能EDA这条技术路线时，第一反应其实有些意外。

在我的认知里，芯片设计一直是很难被简单自动化的领域。它不像AI写代码，可以快速看到结果；芯片设计方案不仅要逻辑正确，还要经过仿真、验证，最终满足制造要求。任何一个环节出现偏差，都会影响最后的结果。

但NVIDIA最近展示的方向，让我看到了另一种可能。一个体感是，这次更新覆盖的范围远超一款“AI辅助设计工具”。

更准确地说，NVIDIA其实是在定义AI与EDA之间的关系，让AI智能体进入芯片设计流程，同时通过GPU加速计算、AI物理模型，以及新型CPU架构，重新构建一套从设计、仿真到验证的智能工程基础设施。

01 告别低效迭代循环：百万长上下文的Nemotron-3 Ultra推动RTL开发

这一变化，可以率先在芯片设计的早期、也是迭代最频繁的RTL开发环节观察到。

RTL（寄存器传输级）代码是构建数字逻辑的基础。代码跑通完成后，还要经历多轮验证：运行仿真、执行工具检查、定位失败原因、修改代码，再重新仿真。

开发人员往往需要在这个循环中反复排查时序、逻辑和接口问题。

过去的通用大模型虽然具备代码生成能力，但面对RTL开发这类长周期工程任务时，往往受到上下文长度的限制，难以同时掌握完整的Verilog代码、测试环境、仿真日志，以及时序分析结果，更难在多轮修改过程中持续保持对设计目标的一致理解。

NVIDIA这次在Nemotron 3 Ultra上的更新，精准击中了这一工程痛点。

与传统模型侧重单轮问答不同，Nemotron 3 Ultra适配持续运行、长期规划和多步执行的智能体任务。为了支撑这类工作负载，其采用LatentMoE架构，将Mamba-2的长序列建模能力、MoE的参数扩展能力以及Attention 的精细关联能力结合起来，并通过多Token 预测机制提升生成效率。

(标准混合专家（MoE）架构与潜变量混合专家（Latent MoE）架构对比。潜变量MoE将token投影至更低维的潜空间，用于专家路由和计算，以此降低通信开销，同时支持配置更多专家，实现单位字节下更高的模型精度。)

截取自：NVIDIA官网

在规模方面，该模型包含 5500亿总参数和550亿激活参数（每 token），支持最长 100 万token的上下文窗口。这意味着智能体可以在更长时间跨度内保留任务状态，处理大规模知识库、代码工程和复杂工作流，而不必频繁切分上下文。

对于EDA场景而言，长上下文能力的意义在于让AI具备持续理解工程状态的能力。其可以将整个模块的Verilog代码、综合报告、时序分析日志等信息纳入同一上下文，并在后续调试过程中保持关联。

在CVDP（Comprehensive Verilog Design Problems）基准的测试中，Nemotron 3 Ultra与ACE-RTL智能体结合，在九类智能体RTL任务中取得97.1%的平均通过率（ACE-RTL智能体采用 Nemotron 3 Ultra 作为唯一大模型的条件下），每次迭代平均仅消耗6629个Token。

(ACE-RTL采用不同大模型时的平均任务通过率与每次迭代Token消耗)

截取自：NVIDIA官网

不难发现，该模型具有较高的通过率和较低的Token消耗，这意味着AI在ACE-RT设计中，可以有效参与“设计—验证—修正”的循环过程。

(ACE-RTL由生成器、反思器和协调器组成，通过生成代码、运行验证、分析失败结果和更新上下文，持续迭代RTL设计)

截取自：NVIDIA官网

不过，模型能力只是第一步。

芯片设计并不是单纯依靠模型推理就能完成的任务。实际上，EDA工程涉及CAD工具、仿真工具、验证工具等大量专业软件，AI不仅需要理解设计目标，还需要能够调用这些工具完成具体工作。

这也是NVIDIA将Agent Toolkit引入EDA流程的原因。

作为包含编排能力，且支持第三方智能体框架接入的“工具包”，Agent Toolkit负责连接推理模型与工程工具，让Nemotron等模型能够根据设计目标拆解任务，并协调不同专业智能体执行具体操作。例如，在RTL开发流程中，推理模型可以负责理解设计意图和分析问题，Agent Toolkit则负责调用代码生成、仿真验证、调试分析,以及覆盖率检查等不同环节的智能体。

不过，要让这种模式真正进入工程环境，还需要解决另一个问题：数据安全和模型可控性。

事实上，芯片设计涉及大量核心IP和企业内部数据，芯片厂商通常不会将完整设计流程交由外部系统处理。因此，模型能否在企业自有环境中部署和定制，成为AI进入EDA的重要条件。

基于这一需求，NVIDIA围绕Nemotron构建了一套开放的训练生态。

NVIDIA的Nemotron 3训练资源包括接近10万亿个合成预训练Token、约1300万条后训练样本，以及接近1.1万条智能体安全工作流轨迹。同时，NVIDIA还提供了NeMo Gym、NeMo Evaluator等工具链，用于模型训练、评估和优化。

具体来说，这套体系并不是单一模型驱动的自动化流程，而是通过不同组件协同，将AI推理能力嵌入传统EDA工作流。其中，NVIDIA的更新的各类组件分别承担了不同功能：

Nemotron等推理模型负责理解设计需求，并生成任务规划；

Agent Toolkit负责协调CAD、仿真、AI物理分析以及后处理智能体；

NVIDIA OpenShell则提供隔离运行环境和策略控制，用于约束智能体对文件系统、网络、工具和外部资源的访问

02 直面先进封装挑战：NVIDIA祭出”AI智能体+物理加速库”组合拳

Nemotron和NVIDIA Agent Toolkit解决了智能体在模型推理、代码生成和工具调用层面的关键问题，但智能体要完全介入芯片设计流程，仍然需要依赖专业软件完成复杂的仿真、分析和计算。

然而，随着先进封装、3D-IC和系统级设计的发展，芯片工程从单一电路分析扩展到多物理场协同计算，需要同时处理温度、机械应力、电磁场、流体以及材料等复杂因素。而这些物理过程通常以偏微分方程为基础，经过有限元、有限体积等数值方法离散后，形成大规模线性或非线性方程组。

这其中，大量计算涉及高度稀疏矩阵。

而矩阵求解的效率直接影响工程仿真的规模、运行时间，以及设计空间探索能力。所以，如何在保证计算精度的同时降低求解时间和内存占用，成为推动工程智能化的重要基础。

针对这一类工程计算瓶颈，NVIDIA进一步完善了其CUDA-X科学计算库。

此前，NVIDIA已经通过cuDSS（CUDA Direct Sparse Solvers，直接稀疏求解器）为大型稀疏线性系统提供GPU加速。cuDSS采用直接求解方法，重点优化数值稳定性和求解鲁棒性，能够应用于EDA、电磁仿真以及科学计算等场景。

（与基于 CPU 的直接稀疏求解器相比，cuDSS 能够实现显著的性能提升）

截取自：NVIDIA官网

不过，对于部分超大规模工程问题，直接求解方式会受到内存开销限制。因此，NVIDIA进一步推出cuISS（CUDA Iterative Sparse Solvers，迭代稀疏求解器）。

cuISS采用GPU原生迭代算法，支持可组合的求解器和预条件器，使开发者能够根据矩阵特征和仿真需求选择更加灵活的计算路径。

从定位来看，cuDSS与cuISS并不是替代关系，而是覆盖了不同工程负载：cuDSS更强调直接求解过程中的稳定性和可靠性；cuISS则面向更大规模、更适合迭代计算的问题，提高扩展能力和资源利用效率。

除了宏观尺度的工程仿真，芯片和材料设计还涉及电子结构和量子化学计算。

针对这一方向，NVIDIA推出了cuEST（CUDA Electronic Structure Theory）。该库目前处于Beta阶段，面向第一性原理量子化学和电子结构计算场景，通过GPU加速相关计算流程，并支持集成到密度泛函理论（DFT）自洽场等典型计算工作流中。

(cuEST在电子结构计算工作流中的端到端加速效果)

截取自：NVIDIA developer

这些计算库瞄准了工程仿真中的稀疏求解和量子化学计算瓶颈，但随着AI逐渐进入设计流程，仿真本身的角色也在发生变化。

工程AI模型需要从实验数据、历史仿真结果和高保真数值计算中学习物理规律。求解效率提高后，开发者就可以在相同计算资源下覆盖更多参数组合，生成规模更大、分布更广的高质量训练数据。

此次架构升级后，PhysicsNeMo形成了模块化、可组合的软件库，用于训练神经算子、图神经网络，以及其他科学机器学习模型，并进一步将这些模型封装为智能体能够调用的能力。

截取自：NVIDIA官网

其中，PhysicsNeMo-Mesh是基于PyTorch的GPU加速网格处理模块，可以处理点云、曲线、表面网格和体网格数据，同时支持自动微分、离散微积分、空间查询,以及网格修复等操作。网格结构及其物理场数据可以保留在GPU和PyTorch计算流程中，用于特征生成、模型训练和结果预测，从而减少数据在不同格式及CPU、GPU之间反复转换产生的开销。

03 NVIDIA自研CPU重构EDA算力底座

Vera CPU代表了NVIDIA在工程计算硬件方向上的一项重要布局。

在EDA工程中，并非所有任务都适合交由GPU或AI模型处理，逻辑仿真、形式验证，仍然高度依赖CPU。这类任务通常包含大量分支判断、串行执行和非规则内存访问，对CPU的单线程执行效率、内存访问速度，以及高负载状态下的整体吞吐能力提出了较高要求。

Vera集成88个NVIDIA自研Olympus核心，并通过Spatial Multithreading技术提供176个硬件线程。Olympus核心的IPC（Instructions Per Cycle，每周期指令执行数）最高可比Grace CPU提升50%。这意味着处理器在每个时钟周期内能够完成更多指令。

在微架构设计上，Olympus配备10-wide 解码前端（每周期可解码最多 10 条指令的前端）、深度乱序执行引擎和神经网络分支预测器，每周期最多处理两个取跳分支（taken branch）。更宽的指令前端与更深的乱序执行窗口，可以让处理器在部分指令等待数据或分支结果时，继续寻找其他可执行指令，减少执行单元空闲。

(NVIDIA Olympus核心架构，包括分支预测、10-wide解码前端、乱序执行引擎和缓存子系统)

截取自：NVIDIA官网

另外，Olympus还加入了面向间接内存访问的图预取器。对于图遍历、指针密集型数据结构等访问规律难以预测的任务，该机制可以提前识别潜在的数据访问路径，降低处理器等待数据返回的时间。

这些架构特征非常契合EDA软件的负载特点。

逻辑仿真、形式验证和部分数字实现任务通常包含复杂控制流、较长的指令依赖链。更高的分支预测准确率、更强的乱序执行能力和针对间接访问的预取机制，有助于降低分支预测的失败率和数据等待的时间，提高复杂工程软件的执行效率。

在内存系统方面，Vera支持最高1.5TB的SOCAMM2 LPDDR5X内存，聚合带宽最高达到1.2TB/s。按照Grace CPU当前官方公布的最高512GB/s内存带宽计算，Vera的带宽约为其2.3倍。在满负载状态下，Vera可以维持超过90%的峰值内存带宽。

这一设计对于EDA尤为重要。逻辑仿真、形式验证等任务通常需要多个线程频繁读取和更新共享状态，并在不同计算阶段进行同步。更高的片上互连带宽和统一缓存，可以减少核心争用、缓存一致性维护和数据同步带来的时延，使更多核心能够持续参与计算，提升大规模并行任务的执行效率。

连接核心、缓存和内存系统的，是Vera第二代SCF（Scalable Coherency Fabric，可扩展一致性互连），其可连接88个Olympus核心、共享缓存、内存控制器、I/O系统和NVLink-C2C接口。SCF提供最高3.4TB/s的二分带宽，并集成了统一的L3缓存，为不同核心访问共享数据提供一致、低延迟的路径。

(Vera CPU的Scalable Coherency Fabric与内存子系统示意图，SCF连接核心、共享缓存、内存、I/O和NVLink-C2C)

截取自：NVIDIA官网

对于EDA软件来说，这有助于减少不同线程因数据位置和通信路径不同而产生的性能波动。

04 组建“生态局”：携手“EDA三巨头”与制造企业迈向“造芯”深水区

Vera在核心、内存和片上互连上的设计，为逻辑仿真、形式验证等EDA任务提供了更高的单线程性能、更大的内存带宽和更稳定的并行访问能力。但处理器架构本身不会直接转化为工程效率，只有融入现有EDA工具、算法和工作流，底层算力才能真正作用于具体工程。

这也是NVIDIA进一步布局EDA生态的原因。

NVIDIA以Nemotron、Agent Toolkit、CUDA-X和Vera CPU为基础，为EDA厂商提供可接入现有工具链的模型、智能体、计算库和处理器能力。而EDA厂商仍然可保留原有的算法、产品体系和知识产权，这样既能发挥新硬件的性能，也不需要优化成熟的设计流程。

目前，Cadence、Synopsys、Siemens三大EDA软件厂商，已经围绕不同场景与NVIDIA展开合作。

Cadence正在将Nemotron模型、加速计算和CUDA-X库，与AuraStack AI Super Agent及Millennium M2000平台结合，用于先进封装和PCB设计。

Synopsys正在使用NVIDIA Agent Toolkit、NIM微服务、Nemotron开放模型、NeMo Gym和NVIDIA NemoClaw蓝图，与Synopsys AgentEngineer共同构建芯片和系统设计智能体工作流。这套系统可以调用Ansys Icepak，自动完成GPU散热设计中的仿真配置、前处理和后处理。同时，Synopsys还在开发cuISS相关应用，并针对Vera CPU优化逻辑仿真工具VCS。

Siemens EDA正在将NeMo Gym、Nemotron开放模型和CUDA-X库接入Siemens Fuse EDA AI Agent，用于编排半导体、3D-IC、PCB和系统设计中的多工具、多智能体工作流。在库表征工具Solido Characterization Suite中，Siemens公布的测试结果显示，表征速度提升超过10倍，推理所需的token成本降低超过10倍。

除了EDA设计软件本身，NVIDIA的计算加速能力也正在向芯片制造和物理验证环节延伸。在制造端，三星已经将cuLitho和CUDA-X库应用于计算光刻流程，通过GPU加速提升光刻仿真的计算效率；在物理分析环节，三星还引入PhysicsNeMo进行芯片级热应力分析，仿真规模最高可达到100亿个网格单元。

类似的计算加速也正在被更多工程软件厂商采用。例如，是德科技（Keysight）利用cuDSS加速电磁仿真计算；Silvaco则在Victory Device中引入NVIDIA加速计算平台，借助32块通过NVLink互联的GPU，在4小时内完成包含32亿个网格节点的光子边缘耦合器仿真。

在专业智能体方面，ChipAgents正在使用NVIDIA Agent Toolkit构建面向芯片设计和验证的智能体，并针对调试、形式验证和覆盖率分析等任务微调Nemotron模型。这些智能体可以理解工程任务、调用EDA软件、读取运行结果，并根据结果继续执行后续步骤。

通过与Applied Materials、Ricursive Intelligence等伙伴合作，NVIDIA的技术还在向设备工程、工艺开发和真实芯片设计流程延伸。目前，相关应用已经覆盖逻辑仿真、形式验证、先进封装、计算光刻、电磁仿真、器件仿真和热应力分析等多个环节。

05 写在最后

芯片设计时，最让人疲惫的是每一轮迭代之后，都需要重新还原设计状态。

在传统EDA流程中，设计信息长期分散在不同工具、文件和工程记录中。一次时序违例分析，需要确认当前对应的是哪一版网表、采用了哪些约束、处于哪个PVT Corner、布局结果发生了哪些变化，以及此前是否进行过ECO修改；面对验证失败，还需要结合设计代码、环境假设、模型配置和脚本变化，逐步判断问题来源。

尽管工具能够给出报告和结果，但如何理解这些结果之间的关联，并进一步找到问题根因，仍然依赖工程师手动串联信息。

而NVIDIA这次的更新，让我看到了一种更完整的解决思路。

通过让计算平台负责缩短求解时间，智能体负责理解并维护设计状态，推动后续分析持续进行。可以有效关联当前设计版本、约束条件、分析环境和历史修改记录，识别异常，并沿着日志、报告和仿真结果继续调用专业工具，比较不同修改方案对性能、功耗、面积和可靠性的影响。

这意味着在芯片设计流程上，将有效减少人工断点。智能体可以先完成问题分类、关联历史结果、生成候选ECO方案，并自动发起下一轮验证。

更重要的是，这种能力可能改变芯片设计的方式。

过去受限于项目周期和工程投入，很多边界条件无法被充分覆盖，许多方案也只能依靠经验选择有限路径进行验证。而随着智能体参与EDA流程，开发者可以同时探索更多设计分支，将更多Corner组合、约束条件和潜在失效模式纳入分析，让每一次修改都有依据、有记录、可复现。

从这个角度看，NVIDIA此次的更新，正在补上芯片设计自动化长期缺失的一环——让工具不仅能执行任务，还能够理解设计状态的演进关系，将分散的分析、验证和优化过程连接起来，形成工程闭环。