北京
据《南方都市报》报道，7月22日，华为心声社区转载《人民日报》对华为海思总裁何庭波的专访，并同步发布华为创始人任正非亲自撰写的代序《道可，道非，常道》，首次对“韬（τ）定律”进行完整定调。
任正非在代序中表示：“道可，道非，常道。τ定律是华为可以选择的唯一一条突围道路。”他指出，其他企业可能拥有多种技术路线可供选择，而华为为了“逃生、活着、活下去、活得好”，数万名员工经过6年持续迭代，最终探索出一条已经成熟的发展道路。
任正非强调，华为提出这一理论“不是为了去颠覆什么、取代什么，而是找到了可以选的一条路”。他还表示，华为在与国际技术组织交流时，坚持“只阐述，不激辩”的原则。
此前，今年5月25日，在电气电子工程师学会（IEEE）举办的国际电路系统研讨会（ISCAS 2026）上，何庭波发表题为《半导体新路径探索与实践》的主旨演讲，首次系统阐释“韬（τ）定律”。
根据这一理论，未来半导体与电子系统的发展，不再单纯依赖晶体管尺寸持续缩小，而是通过逻辑折叠、全栈软硬芯协同、系统互联重构等方式，不断降低系统时间常数τ，实现芯片性能、能效和集成度的持续提升。
过去数十年，全球半导体产业的发展主要遵循摩尔定律，即通过缩小晶体管尺寸，在单位面积内集成更多晶体管，从而提升性能、降低成本。但随着先进制程逐渐逼近物理极限，工艺继续微缩面临成本不断攀升、收益逐渐下降等挑战，传统路径受到越来越大的限制。
在此背景下，华为提出“时间缩微”理念，希望以降低系统运行中的时间常数τ，替代单纯依赖几何尺寸缩小的“几何缩微”路线。其核心是压缩信号传播时延，将器件、电路、芯片、系统等多个层级纳入统一优化框架，通过跨层协同提升整体计算效率。
具体来看，在器件层面，韬（τ）定律关注晶体管、互连电阻、寄生电容等基础因素，通过优化底层时间常数提升芯片性能；在电路层面，则提出“逻辑折叠”技术，突破传统二维布局限制，缩短关键路径走线长度，降低信号传输过程中的电阻和电容负载，从而进一步提升晶体管密度和芯片性能。
何庭波介绍，过去6年，华为基于韬（τ）定律已设计并量产381款芯片，覆盖千行百业需求。其中，计划于2026年秋季发布的新一代麒麟芯片，将率先采用逻辑折叠技术，实现性能进一步提升。
按照华为披露的发展目标，到2031年，基于韬（τ）定律设计的高端芯片，其晶体管密度将达到传统1.4纳米制程芯片的同等水平。
另据此前媒体报道，华为副董事长、轮值董事长徐直军曾表示，在华为内部，“韬定律”也被称为“何式定律”。他同时表示，目前华为所有产品均能够基于国产设计、国产制造实现规模化供应，真正做到关键技术和供应链“不依赖”。
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