当芯片已经没法再变小了,人类正在琢磨怎么往天上盖楼

先说个数字砸醒你。现在一颗先进处理器上,晶体管数量已经干到了数百亿级别。而1970年代第一批芯片,晶体管数量可能就几千个。

半个世纪,数量翻了几百万倍,靠的全是一个字——缩小。但这场"缩小竞赛",可能快跑到头了。

过去几十年,计算机变强的秘诀特别朴素。把晶体管做得更小,同样一块硅片

上就能塞进更多晶体管,芯片自然就更快更强。

这个规律有个响亮的名字,叫摩尔定律,1965年由英特尔创始人之一戈登·摩尔提出,大意是集成电路上的晶体管数量会持续指数增长。

几十年来,这条定律几乎成了整个科技行业的信仰,手机一代比一代快,电脑一代比一代猛,背后都是这套"越缩越小"的逻辑在支撑。按这个思路往下想,只要工艺继续进步,晶体管就能继续变小,芯片就能继续变强,似乎是个没有尽头的游戏。

但——晶体管现在已经缩到了纳米级别,而1纳米左右的空间,大概只够排下几十个原子。继续往下缩,电子开始不听话了。量子效应开始明显起来,电子会像调皮的学生一样,不老老实实待在该待的地方,出现明显的漏电问题。

漏电意味着芯片工作时会白白浪费更多电能,发热也跟着更严重。晶体管挤得越密,单位面积产生的热量越集中,稍微处理不好芯片就会因为过热直接降频甚至烧毁。

这几个问题叠在一起,逼得整个行业不得不面对一个现实问题:如果横向这块地已经快盖满了,芯片还能往哪儿发展?

答案挺直白——往上盖。

想理解这个思路,可以想象一座城市的发展史。早年城市扩张,靠的是不断在平地上多盖房子,把街区之间的空隙越挤越密。可当整片土地都盖满了低矮建筑,城市想继续容纳更多人口,唯一的办法就是往天上发展,盖摩天大楼,同样一块地皮,能装下的人口翻了几十倍。

芯片行业现在面临的,就是同一个逻辑问题。

传统芯片,本质上是在一块硅晶圆的平面上,用极其精密的工艺刻出数以百亿计的晶体管,可以理解成在一张地图上不断压缩街道宽度、增加建筑密度。这套办法眼看快到极限了,那自然而然的下一步,就是让晶体管电路像楼层一样,一层一层往上叠。

这个思路听起来特别符合直觉,既然平面空间不够用,直接把电路叠起来不就行了?但这里恰恰藏着一个几十年来没人真正解决的技术死结。

普通人一想到"把芯片叠起来",可能觉得这不就跟盖房子一样,一层一层往上加就行了。问题是,制造芯片跟盖房子完全不是一回事。

制造集成电路的很多关键步骤,需要极高的温度,动辄几百摄氏度甚至超过1000摄氏度。

这个温度对于第一层电路本身没问题,因为它是在空白晶圆上从头开始制造的。

但如果你想在这层已经造好的精密电路上面,再叠一层新的电路,那第二层的制造过程同样需要经历这种高温环境。问题就出在这儿——这种高温足以把楼下那层已经辛辛苦苦做好的精密电路直接烧坏、烧废。

这就好比你想在一栋已经装修完毕、住满租户的大楼顶上继续加盖楼层,可施工方案要求整栋楼先泡进高温炉子里烤一遍,楼下那些精装修早就被烤成灰了。

这个"高温摧毁下层电路"的问题,过去几十年一直是三维芯片制造领域最难迈过去的一道坎,很多研究止步于此。

最近发表在《自然》上的这项研究,给出了一个绕开高温死结的办法。

研究团队没有想着怎么提高芯片对高温的耐受力,而是反过来琢磨,能不能把制造温度本身大幅降下来。他们采用的核心材料是超薄硅膜,配合一套低温制造工艺,把关键制造温度压到了大约200摄氏度左右,比传统工艺动辄上千度的高温环境降低了一大截。

这个思路换个角度理解,不是拆掉已经建好的房子重新盖高楼,而是想办法用一种"轻手轻脚"的施工方式,直接在原有建筑顶部继续往上搭,尽量不惊动楼下已经住进去的租户。

研究团队用这套方法,做出了一个包含三层硅电路的实验原型,每一层大约集成625个晶体管。跟动辄数百亿晶体管的商用芯片比,这个数字听起来小得可怜,但这本质上是个概念验证阶段的原型,重点不在数量,在于证明这条低温垂直堆叠的路径确实走得通。

垂直堆叠这件事,好处不只是"占地面积小"这么简单。真正的核心优势,在于数据传输距离大幅缩短。

传统芯片架构里,计算单元和存储单元往往像两座相隔一定距离的城市,数据得沿着漫长的线路来回搬运,这个搬运过程本身就要消耗大量时间和电能。

计算机很多时候真正费电的地方,不是计算本身,是数据来回搬运的过程,尤其是内存和处理器之间频繁的数据交换,这在很多AI芯片里已经是公认的能耗大户。

如果把计算单元和存储单元改成上下垂直排列,数据传输的物理距离直接从原来的"跨城通勤"变成"上下楼梯",传输速度和能耗损耗都能明显改善。

除此之外,同样一块占地面积,原来只能盖一层的地方,现在能往上叠好几层,单位面积能塞进去的计算资源自然水涨船高。

这几项好处叠加起来,对当下正在疯狂吃算力的AI行业来说,吸引力格外大。

这几年大型AI模型对算力和数据吞吐量的胃口大得惊人。一个现实的尴尬局面是,GPU本身的计算速度已经很快了,但很多时候真正拖后腿的,是数据从存储器搬运到处理器的这段路程跟不上计算速度。

这就好比一座运转极其高效的超级工厂,机器加工速度飞快,但原材料运输车队总也跟不上,机器经常处在等料的状态,产能白白被浪费。

垂直堆叠架构如果能把存储单元和计算单元的物理距离大幅压缩,理论上就能大幅缓解这种"计算等数据"的瓶颈问题。这也是为什么这类研究一出来,会被普遍认为跟AI芯片的未来发展方向紧密挂钩,不只是学术界一个孤立的技术玩具。

这里得纠正一个容易产生的误解——三维堆叠这个概念,芯片行业其实早就在用了。比如现在很多高端AI芯片配套使用的HBM高带宽内存,本质就是把好几层存储芯片垂直堆叠封装在一起。还有闪存领域早就成熟的3D NAND技术,同样是靠垂直堆叠存储单元大幅提升存储密度。

但这些技术,严格来说属于封装层面的三维集成,也就是把几块已经独立制造完成的芯片,通过先进封装工艺物理堆叠拼接在一起,每一块芯片本身依然是在各自的晶圆上单独造好的。

这次研究要往前走得更彻底,尝试的是单片三维集成,直接在晶圆制造的层面上,把不同层的晶体管电路一体化地垂直造出来,而不是先分开造好几块芯片再拼装。

这个区别听起来有点技术性,但打个比方就很清楚了:封装堆叠有点像把几层已经装修完毕的独立房子,用起重机吊起来叠放在一起;而单片三维集成,则是真正在同一栋建筑的施工图纸里,从地基开始就设计成一栋原生的多层建筑。

后者难度大得多,但理论上也能实现更紧密、更高效的层间连接。

三维堆叠架构听起来解决了不少老问题,但它本身也带来了一个新的头疼事——散热。

二维芯片时代,每个晶体管产生的热量,好歹还能相对直接地散发到芯片表面,靠外部散热片带走。

三维结构就不一样了,中间那几层电路,处境有点像被夹在一栋建筑内部的房间,四面都被其他楼层包围着,热量想要散出去,得先穿过上下好几层结构,难度明显加大。

这意味着,未来要让三维芯片真正走向大规模商用,光解决制造温度问题还不够,还得同步攻克新型散热材料、微流道液冷技术,甚至从晶体管设计本身入手降低功耗,这些配套技术都还在发展当中。

这也是为什么目前这项研究,包括类似方向的其他团队成果,普遍还处在实验室原型验证阶段,距离真正塞进你手机和电脑里,还有相当长的路要走。

写到这里我自己也挺感慨的,人类花了五十年时间,把晶体管从毫米级一路缩小到几十个原子的宽度,几乎把物理定律允许的空间都榨干了。

现在这场竞赛,可能要换个赛道继续跑,从比谁能造得更小,变成比谁能设计出更聪明的空间布局。