IBM造出全球首颗0.7纳米芯片：70年的芯片战争正在进入最后阶段

想象这样一个画面。

你站在一片足球场中央,脚下的草坪，就是一块现代CPU芯片的等比例放大版。你弯腰，捡起一粒沙子。这粒沙子，就是其中一个晶体管。

而IBM，刚刚把这粒沙子，继续缩小了一半。

0.7纳米，究竟是多小？在回答这个问题之前，我们需要先建立一套尺度感。

因为"纳米"这个词，已经被用滥了。洗发水写"纳米分子"。空气净化器写"纳米过滤"。但真正的纳米世界，远比这些广告词更令人震撼。

让我们从1米开始，一步步向下走。

1米，是你的手臂长度。往下缩小一千倍，是1毫米，大约是一粒细盐的大小。再缩小一千倍，是1微米，这是细菌活动的尺度。继续往下，100纳米是新冠病毒的直径，7000纳米是人类红细胞的大小，而人类头发的横截面，大约是80000纳米。

然后是2纳米——DNA双螺旋的直径。

然后是0.7纳米——IBM最新晶体管的节点尺寸。

而一个硅原子的直径，是0.2纳米。

现在你看到问题了吗？0.7纳米，仅相当于3到4个硅原子并排的宽度。

IBM已经不是在制造芯片了。他们在做的事情，更像是：用原子搭积木。

为什么要把晶体管做这么小？这个问题的答案，几乎支撑了整个现代文明的运转。

晶体管是现代计算机的基本单元。它的工作原理极其简单——就是一个电子开关。开，代表1。关，代表0。所有的计算、所有的图像、所有的文字、所有的人工智能，本质上都是数百亿个开关，以每秒数十亿次的速度，进行开合。

而晶体管越小，意味着同样面积可以塞入更多晶体管，计算能力更强。电子运动距离更短，开关速度更快。每次开合消耗能量更少，功耗更低。

这个逻辑，在1965年被英特尔创始人之一戈登·摩尔总结成一条定律：摩尔定律。

芯片上的晶体管数量，大约每两年翻一倍。

这条定律，此后支配了半导体行业整整半个世纪。它不是物理定律，它更像是一个工业界对自己的承诺。而在过去70年里，这个承诺几乎从未落空。

1971年，英特尔第一块商用微处理器4004，晶体管数量只有2300个。2024年，苹果M4芯片，晶体管数量达到280亿个。增长了约1200万倍。

但是现在，问题来了。过去50年，芯片产业几乎只做一件事：缩小。如果继续缩小，最终会碰到什么？

想象你正在建一堵墙。这堵墙的作用，是阻止人从一个房间走到另一个房间。墙越厚，效果越好。但如果你把墙越建越薄，薄到像一张纸，薄到像一层保鲜膜，薄到像什么都没有，那么人，就会直接穿过去。

晶体管，正在经历同样的问题。那么晶体管究竟是如何工作的？在讲问题之前，我们需要先真正理解晶体管的结构。

一个晶体管，有三个关键部分。源极是电流的入口，漏极是电流的出口，栅极是控制开关的"门"。栅极相当于一扇门，当栅极施加电压，门打开，电流从源极流向漏极，这是"1"。当栅极关闭，电流被阻断，这是"0"。整个计算机的逻辑运算，就建立在数百亿个这样的"门"上。

问题出现了：量子隧穿

为了塞入更多晶体管，栅极必须越做越薄。在90纳米时代，栅极厚度大约是几十个原子。在7纳米时代，厚度已经薄到个位数原子。在0.7纳米时代，问题彻底暴露了。量子隧穿开始发威。

在量子世界，粒子不是经典物理中的"台球"。它们的行为，由概率波函数描述。这意味着：即使一道"墙"挡在前面，电子也有一定概率直接穿透过去。这不是电子"足够聪明"绕过了障碍，这是量子力学的基本规则——粒子可以在没有足够能量的情况下，穿越能量壁垒。

当栅极薄到只有几个原子时，这种"穿墙概率"急剧上升。结果是开关明明关上了，电子依然在流动。芯片开始大量漏电，功耗异常升高，芯片持续发烫，计算结果开始出现误差。

这不是工艺问题。这不是材料问题。这是物理学本身的边界。

半导体工程师不是没有尝试过解决方案。每一次遇到物理极限，他们都找到了新招数。

2000年代，90纳米时代，工程师发现了漏电问题，引入了应变硅技术。2007年，45纳米时代，他们用高K金属栅极材料替换传统二氧化硅，强行抑制漏电。2011年，22纳米时代，英特尔发明了FinFET立体鳍式晶体管，第一次把晶体管从平面变成三维结构。2022年，3纳米时代，GAA全环绕栅极晶体管登场，用四面包围的栅极彻底控制电流。而现在，2025年，0.7纳米时代，IBM祭出了NanoStack三维堆叠架构。

每一次，工程师都在物理极限的边缘，找到了一条新路。但每一次的代价也越来越大，越来越艰难。

整个半导体行业逐渐意识到，问题已经不再是"我们能不能制造出来"，而是：物理学开始说"不"了。

过去70年，芯片产业的发展逻辑，出奇地简单。

一张平面，往里塞更多晶体管，继续塞，再继续塞。这块平面，现在已经塞满了。

那么，唯一的方向是什么？就是向上生长

想象一座城市。当土地不够用时，人类没有停止建设。人类建造了摩天大楼。芯片行业，正在做同样的事。

IBM这次发布的0.7纳米芯片，最核心的技术突破，不是节点数字本身，而是一种全新的晶体管架构：NanoStack。

要理解NanoStack，先看传统芯片的排列方式。所有晶体管铺在同一平面上，就像一座城市的平房，密密麻麻地在地面上延伸。这种方式工作了几十年，但现在已经无路可走。

NanoStack的思路截然不同。它把晶体管像楼层一样垂直叠放，第一层晶体管之上，还有第二层，第二层之上，还有第三层。面积没有增加，但晶体管的数量，可以成倍增长。

IBM的数据显示，2纳米芯片约集成500亿个晶体管，而0.7纳米NanoStack架构约集成1000亿个晶体管，密度几乎翻倍。性能提升约50%，功耗降低约70%。这意味着摩尔定律的本质已经改变。

这是这件事最深层的意义。

过去的摩尔定律，是在二维平面上做文章——缩小晶体管，面积不变，塞入更多。而现在，IBM第一次正式宣布，二维平面上的缩小已经接近终点，未来的路是三维垂直增长。

这不只是一个技术路线的变化。这是整个芯片行业，对过去70年发展方式，发出的一次正式告别。

但是，摩天大楼越高，面临的问题也越复杂。

芯片也不例外。

这是一道简单的物理题。

把1000亿个电子开关，压缩进指甲大小的空间里。每个开关每秒开合数十亿次。每次开合都会产生热量。

结果会发生什么？

发热，芯片的隐形杀手

电子在导体中运动时，会与原子碰撞，产生热量，这叫做焦耳热。晶体管越小，单位面积内产生的热量越集中。这个数值，叫做热流密度。

现代高端AI芯片的热流密度，已经达到了惊人的水平。部分区域每平方厘米超过1000瓦。作为对比，人体皮肤每平方厘米大约只有0.01瓦，电热丝大约10瓦，而核反应堆堆芯大约在500到1000瓦之间。

顶级AI芯片的热流密度，已经与核反应堆堆芯相当。

三维堆叠，让问题更加棘手

平面芯片尚且如此，三维堆叠会怎样？

想象你把三层煎饼叠在一起，然后从底部加热。底层的热量，要穿过中间层，才能到达顶层散出。而顶层正是最需要工作的计算单元。

结果是底层晶体管温度急剧升高，形成热岛效应，性能下降，寿命缩短，严重时直接损毁。未来最强的芯片，可能不是晶体管最多的那颗，而是散热做得最好的那颗。

看到这里，你可能会问：0.7纳米之后，下一步是0.5纳米吗？

这个问题，没有简单的答案。但有一个越来越清晰的方向："下一步"可能不再是更小的硅晶体管了。

硅之所以统治半导体行业超过半个世纪，原因是它几乎完美。它是地球上第二丰富的元素，廉价易得。它的天然氧化物二氧化硅，是绝佳的绝缘体。它可以被精确掺杂来控制导电性。它的工艺成熟，量产良率极高。

但现在，硅的极限已经清晰可见。硅原子直径只有0.2纳米，物理边界已经触碰。极薄的栅极导致量子隧穿无法控制。三维堆叠带来的热密度接近材料承受上限。而制造这些芯片所需的极紫外光刻机，单台造价已经超过1.5亿美元，成本曲线正在脱离控制。

研究人员没有坐以待毙。一批新材料，正在各大实验室里接受测试。

碳纳米管是其中最受关注的方向之一。它的直径约为1纳米，导电性远超硅，理论性能比硅晶体管高出5倍以上。IBM已经成功制造出碳纳米管晶体管阵列，但量产之路依然漫长。

二硫化钼是另一个充满希望的候选者。作为二维半导体材料，它仅有3个原子厚，天然抑制量子隧穿，是目前最有望替代硅的薄层材料之一。

更深远的变革，可能来自计算方式本身的改变。

光计算用光子代替电子进行运算，光速传播，几乎零热量，延迟极低，是彻底跳出电子计算框架的一条路径。存算一体则是另一个方向。传统计算机中，存储和计算是分离的，数据在两者之间来回搬运，浪费了大量能量和时间。存算一体让计算直接在存储单元中完成，从根本上消除这种浪费。

这些方向，有的已经在商业化边缘，有的还在实验室的早期阶段。但它们共同指向同一个信号——计算的未来，将不再只属于硅。

1947年12月，美国贝尔实验室。三位科学家用两根细导线和一片锗晶体，拼凑出了人类历史上第一颗晶体管。它重约几十克，大约有成人拳头大小，只能放大微弱的音频信号。没有人知道它会改变世界。

今天，2025年，IBM实验室，0.7纳米。3到4个原子的宽度。1000亿个晶体管，塞进指甲大小的硅片。

从一个拳头，到三四个原子。这一切，发生在不到80年里。

也许几十年后，当人类回头凝视这段历史，会发现IBM这颗0.7纳米芯片，并不是摩尔定律的又一次延伸，而是：硅时代，最后一次伟大的缩小。