IBM 推出全球首项亚 1纳米芯片技术：基于开创性的三维纳米堆叠架构打造，助力半导体产业未来十年发展

来源：IBM中国

近日，IBM（纽约证券交易所代码：IBM）宣布了一项半导体领域的重大突破，推出全球首款亚 1纳米（sub-1nm）芯片技术，其晶体管架构达到了开创性的 0.7纳米（即 7埃节点）。这一成就对于面临传统芯片微缩物理极限的行业而言，具有里程碑式意义。半导体在计算、电子设备、通信设备、交通系统及关键基础设施等领域均发挥着至关重要的作用。

IBM 最新推出的亚 1纳米芯片技术，可在指甲盖大小的芯片上集成近 1000亿个晶体管，密度约为 IBM 于 2021年发布的 2纳米芯片的两倍。借助首创的三维“纳米堆叠”（nanostack）架构等一系列结构和材料创新，该技术证明即便芯片特征逼近原子尺寸，仍可能实现性能和效率的持续提升。

已公布的技术结果显示，相比于 IBM 的 2纳米节点芯片，该新款芯片有望实现高达 50%的性能提升，或高达 70%的能效提升[1] ，为生成式 AI、云基础设施乃至下一代电子设备等应用提供强劲算力。

IBM 芯片技术的最新突破是计算领域的里程碑时刻，推动技术从纳米时代迈向原子尺度。借助开创性的新型纳米堆叠架构，我们不只是要把晶体管做得更小，而是重新设计芯片结构，以大幅提升性能和能效。这一业界首创延续了 IBM 引领下一代技术发展的传统，为下一个计算时代奠定基础。

Jay Gambetta

IBM 研究院院长、IBM 院士

纳米堆叠：芯片设计行业的重大突破

为制造该芯片，IBM 研究人员开发了一种全新的晶体管架构，名为“纳米堆叠”（nanostack）；这是业界首个已知的三维纳米片晶体管设计，在 IBM 此前发明的纳米片（nanosheet）架构的基础上实现了更大突破。该设计将晶体管垂直堆叠并交错排列，利用三维顺序集成技术在芯片上集成更多晶体管。同时，每个堆叠层可使用不同的材料组合，使每个晶体管的性能和能效得到独立优化。

IBM 的纳米堆叠架构已通过 CMOS 集成中的超薄介质键合、双通道工程能力验证，以及具备预期开关性能的功能性 CMOS 反相器操作得到实验验证。这些结果共同证明，纳米堆叠技术可在物理层面实现，并支持实际计算。

此外，IBM 研究人员在 VLSI 2026大会上发表的最新研究表明，纳米堆叠架构可使 SRAM 面积缩小 40%[2] ，使芯片设计人员能够制造更高效率的芯片，同时满足先进 AI 工作负载对高带宽数据的需求。

凭借这一突破性结构，逻辑技术首次得以延伸至 1纳米节点以下，迈向埃米级微缩时代——尺寸接近单个原子的大小。虽然如今的晶体管节点更多地代表制造工艺，而非确切的物理尺寸，但 IBM 的 0.7纳米技术（或称 7埃）证明了持续微缩的可能性。凭借新型纳米堆叠架构，IBM 的半导体路线图预计至少可支撑未来十年的微缩工艺发展。

延续 IBM 在半导体创新领域数十年的领导者地位

这一突破再次证明了 IBM 在半导体研发领域的领先地位。数十年来，IBM 持续引领全球芯片研发——从 20世纪 60年代的早期半导体到全球首款 2纳米节点芯片。IBM 在硅基芯片、AI 硬件、逻辑芯片和量子处理器等前沿领域的持续创新，为未来的计算提供动力。

IBM 及其合作伙伴在位于美国纽约州奥尔巴尼的一家半导体研究机构开展此项工作，该机构即将配备高数值孔径极紫外光（High NA EUV）光刻工具，这对逻辑微缩的未来至关重要。该技术由 ASML 开发，可实现超精密电路打印，有助于制造更小、更强大的芯片。IBM 与合作伙伴 Lam Research、Tokyo Electron 和 SCREEN Semiconductor Solutions 等合作伙伴，持续共同开发新的高数值孔径 EUV 工艺和工具，并已成功制造出可用设备。

IBM 近期还宣布计划成立 Anderon——全球首家专注于量子晶圆制造的代工厂。

IBM 预计纳米堆叠技术最快在 5年内应用于亚 1纳米节点，并实现量产。

[1] S. Reboh 等，“面向 CMOS 7A节点及更远代的 NanoStack 晶体管架构”，VLSI 2025

[2] Chen Zhang 等，“交错通道纳米堆叠 SRAM 位单元的面积与性能”，VLSI 2026

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