面向具身智能芯片的技术瓶颈与架构发展路径研究

ROBOT INDUSTRY

视觉-语言-动作（Vision-Language-Action，VLA）模型为具身智能系统提供了从语义理解到物理世界感知、推理与控制闭环的端到端能力，但其在边缘侧部署面临的关键约束并非单纯源于峰值算力不足。本文从芯片系统视角出发，围绕VLA模型端侧执行过程中的计算、存储与感知输入，分析具身智能芯片面临的技术瓶颈及架构发展趋势。研究表明，VLA模型与现有边缘AI芯片架构之间存在结构性错配，一是动作生成环节具有强时序依赖性和频繁数据访问需求，易受到内存带宽和数据传输效率限制；二是传统边缘计算平台的串行工作流难以适配高频物理控制和连续动作输出需求；三是多模态传感输入、模型状态更新和控制信号下发在共享存储与互联架构下形成资源竞争。面向上述问题，未来具身智能芯片架构将从通用AI推理加速平台，向面向动作生成的协同计算架构、片上数据流优化的存储互联架构和感算一体的前端智能传感架构演进。本文认为，具身智能芯片的发展重点将从峰值算力提升转向计算核心、存储互联和感知前端的协同重构，其竞争焦点在于能否在受限边缘环境中持续、稳定、低延迟地支撑实时感控闭环。

当前，具身智能正推动人工智能系统从数字空间的内容生成与语义理解，向物理世界的感知、推理与控制闭环演进。以视觉-语言-动作模型（Vision-Language-Action，VLA）为代表的具身基础模型，将视觉感知、语言指令理解与动作生成过程进行统一建模，提升了具身智能体在复杂环境中的任务泛化与交互能力。与传统具身智能体主要依赖预设程序或规则控制不同，VLA模型使智能体能够根据开放式指令和环境变化生成连续动作序列，为具身智能从实验室验证走向真实场景部署提供了关键支撑。

然而，具身智能大模型的边缘部署并非单纯的模型压缩或算力堆叠问题，而是涉及模型结构、芯片性能、存储带宽和多模态数据流的系统性问题。Grover等的综述研究明确指出，具身基础模型边缘部署本质上是一个系统级问题，实时控制需在严格的尺寸、重量与功耗约束下运行，内存流量、计算延迟、时序波动和安全裕度相互耦合并共同决定部署可行性[1]。由此可见，对具身智能芯片性能的关注不能仅停留在峰值算力层面，而应进一步审视端到端延迟、存储互联效率、多模态I/O吞吐和长时稳态运行能力等指标。

从现有边缘平台的测试结果看，VLA模型在具身智能场景下已出现显著的芯片技术瓶颈。Vishwanathan等基于英伟达Jetson Orin和Jetson Thor平台，对典型VLA模型进行性能剖析后发现，动作生成阶段（自回归解码）占端到端延迟的75%，是端侧执行的主要瓶颈，其延迟与内存带宽和数据传输效率密切相关[2]。上述研究表明，具身智能芯片面临的核心问题，正从“是否具备足够算力”转向“能否在受限物理环境下持续维持感知、推理与控制所需的实时速率”。

与此同时，现有具身智能体控制系统普遍沿用将动作过程离散化为逐帧预测的算法设计，并通过CPU、GPU/NPU等通用计算芯片组成异构系统，按感知、推理、规划、控制的流程串行执行。该工作流在早期视觉识别或轻量控制任务中尚可适用，但在VLA大模型驱动的具身智能系统中，易导致推理频率过高、数据通信与计算过程串行累积、控制响应不连续等问题。Huang等发现，即便采用30亿参数规模的视觉语言模型，具身AI系统在执行操作任务时仍存在较高延迟和能耗，为此提出通过预测短期未来轨迹、解耦模型推理与机器人控制及数据通信等方式，将模型推理频率降低逾5倍，实现近6倍的端到端加速[3]。这进一步说明，仅从模型侧或单一算力侧优化难以充分解决边缘部署问题，软硬件系统协同设计已成为解决该问题的关键路径。

基于上述研究现状，本文围绕具身智能大模型边缘部署的芯片技术瓶颈展开研究，重点梳理VLA模型端侧推理、动作生成瓶颈、存储带宽约束、工作流执行错配、多模态I/O及算法-架构协同等方向的代表性研究。本文从芯片系统视角出发，研判具身智能芯片从通用边缘计算平台复用向专用具身架构演进的趋势。未来具身智能芯片竞争的关键并非单纯提升理论峰值算力，而在于能否在边缘侧物理约束下实现低延迟、高能效、可预测和长时稳定的实时感控能力。

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具身智能边缘部署的芯片技术瓶颈分析

具身智能芯片面临的核心问题，并不是简单缺少更高的峰值算力，而是现有边缘计算架构与具身智能工作任务之间存在系统性错配。与传统视觉识别、语音识别或自然语言推理任务相比，具身智能系统需要在真实物理环境中同时完成多模态感知、语义理解、动作生成和底层控制，其计算过程需要满足强实时性、强交互性和强物理约束的要求。尤其对于VLA模型，端侧芯片不仅要承担大模型推理任务，还要面对传感器数据接入、动作序列生成、控制信号下发和安全冗余校验等并发任务。因此，具身智能芯片的技术瓶颈主要体现在三个方面：一是动作生成阶段的内存带宽压力，二是通用计算工作流与高频物理控制需求之间的执行错配，三是多模态输入输出与共享内存架构形成的资源争用。

动作生成环节的内存带宽压力成为端侧推理的主要瓶颈

现有边缘AI芯片的核心指标多集中在峰值算力、算子吞吐和模型推理速度等方面。然而，VLA模型不仅需要理解图像和语言信息，还需要进一步将语义结果转化为可执行的动作序列。与传统视觉或语言任务中计算密集型操作占主导不同，VLA的动作生成环节具有更强的时序依赖和更频繁的数据访问需求。Vishwanathan等人基于英伟达Jetson Orin和Jetson Thor平台，对MolmoAct-7B等典型VLA模型进行性能测试后发现，动作生成阶段消耗高达75%的端到端延迟，且该阶段呈显著的内存带宽受限特征[2]。Zhou等基于GPU、NPU、XPU等异构加速器构建跨平台评测体系后指出，VLA模型推理通常分为前段视觉语言模型骨干网络和后段动作生成执行环节，前段更受算力约束，而后段更受内存约束，这使得单纯提升计算单元峰值性能难以线性转化为端到端控制性能[4]。

因此，在具身智能端侧部署中，芯片层的瓶颈除计算单元数量不足外，更主要地受制于动作生成过程中的内存带宽限制和数据传输能力约束。即使芯片理论峰值算力持续提升，若数据传输能力无法支撑VLA模型高频动作生成的数据搬运需求，具身智能系统也难以获得与算力提升相匹配的端到端性能收益。上述研究表明，判断具身智能芯片性能时，应从传统的TOPS、FLOPS或每瓦算力等算力指标，转向对端到端任务执行能力的综合评估，包括生成阶段带宽利用率、数据传输能效、端到端延迟和控制输出稳定性等指标。

通用计算工作流难以适配高频物理控制需求

在具身智能系统研发和早期部署中，部分研究平台和企业产品复用车载智算平台等成熟的边缘AI计算平台，以降低硬件开发和软件适配成本。这类平台能够在早期支撑具身智能体视觉感知、环境理解和轻量级决策任务，但随着VLA模型动作生成环节任务的加重，传统通用计算平台的串行化工作流，逐渐出现与具身控制任务低时延、高频闭环和连续动作输出需求不匹配的问题。

图1 传统具身智能体计算与控制系统工作流

一方面，目前具身智能体的计算与控制系统仍以如图1所示的按帧离散处理方式为主，包含传感器采集、数据预处理、视觉/多模态感知、VLA/大模型推理、动作解码/规划、控制指令下发并重复下一帧的闭环过程，会导致推理延迟直接体现在控制延迟上。该模式的优点是有利于算法开发的便捷性，但并不完全符合具身智能体运动控制的连续性要求。这是由于具身智能体运动控制是连续轨迹和实时反馈构成的动态过程，若每一帧都依赖模型进行完整推理，将大幅浪费计算资源，并增加端到端延迟。Huang等指出，现有具身AI计算系统往往基于算法开发者习惯进行设计，将机器人动作按离散帧进行处理，产生较高延迟和能耗。该团队提出将LLM推理、机器人控制与数据通信解耦的方法，并由单帧动作预测转向近未来轨迹预测，可将LLM推理频率降低逾5倍，实现最高5.9倍端到端加速[3]。

另一方面，VLA模型的动作生成环节的细粒度解码机制会放大串行工作流的延迟积累效应。由于VLA模型输出的是连续可执行动作而非单一类别标签或文本结果，现有基于动作分块的扩散或流匹配策略在增强复杂动作序列表达能力的同时，仍受限于迭代去噪或逐块生成的顺序依赖性，导致推理延迟易在串行工作流中累积。Black等指出，VLA等通用模型的高推理延迟已成为具身智能体实时控制的重要挑战，并提出Real-Time Chunking（RTC）方法，在执行当前动作块的同时异步生成下一动作块，以降低延迟对控制连续性的影响[5]。

因此，具身智能芯片不能简单沿用面向通用AI模型设计的芯片架构，而需要围绕具身智能体任务的连续轨迹、动作预测和实时反馈特点进行综合优化。未来芯片架构应聚焦于保障动作生成数据流的连续性、控制任务的确定性、细粒度算子的高效执行，以及异步任务调度能力，防止上层大模型推理与底层物理控制之间产生系统延迟积累或出现控制中断。

多模态输入输出与共享内存架构形成资源争用

具身智能系统的计算任务不仅包含模型推理过程，而是由多模态传感、数据预处理、特征融合、语义推理、动作生成和运动控制共同构成的复杂任务。具身智能体需要在运动中持续接收视觉、位姿、惯性、力觉、触觉等多源数据，并将其转化为可供模型理解和控制系统调用的统一状态表达。而在典型边缘SoC架构中，CPU、GPU、NPU、图像信号处理器、传感器接口和通信模块通常共享片外内存通道、片上缓存和互联资源。当多源传感数据持续写入、VLA模型频繁访问权重与中间状态、控制任务按固定周期下发指令时，不同任务流会在统一内存和共享互联架构下形成资源竞争。因此具身基础模型在边缘侧部署面临着内存流量、计算延迟、时序波动和安全裕度共同耦合的系统问题[1]。 前面所述的VLA边缘性能测试研究结果也进一步说明，端侧部署瓶颈并非仅由芯片峰值算力决定，还需要结合内存访问、数据传输和硬件利用率等因素综合分析[2,4]。

同时，这一资源竞争会进一步影响控制系统的稳定性。对于具身智能系统而言，传感数据采集、模型状态更新和控制指令下发三个环节间的时间延迟都会影响控制系统的时间一致性，进而影响机械臂操作、移动避障和姿态平衡等运控过程的稳定性。关于边缘与云端的协同策略，Pohland等研究的测试结果表明，具身智能系统需在边缘计算能力与云端卸载间进行权衡，较小的边缘算力水平难以保障具身智能体完成任务执行，而较高的边缘算力水平虽能支撑推理但功耗显著增加，会加快电池耗尽速度。通过云端计算能够缓解边缘端计算压力，但网络延迟和传输带宽的约束将影响任务执行的准确率[6]。

综上所述，具身智能芯片的硬件瓶颈不仅体现为算力性能不足，更突出表现为多模态数据流与模型权重在统一内存架构下的资源争用。这要求芯片架构设计重点关注多模态I/O调度、片上缓存复用、传感数据近端处理、异构计算单元协同及控制流确定性保障等系统级优化。

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面向具身智能边缘部署的芯片架构发展趋势

通过第2章的分析，可以发现VLA模型在边缘侧部署时面临的瓶颈并非仅源于芯片峰值算力不足，而是内存带宽压力、通用计算工作流与控制需求错配、数据传输资源争用等因素共同构成。针对这一系统性问题，仅依靠具身模型参数压缩或通用计算芯片算力提升，难以充分改善端到端执行效率，需推进芯片面向具身智能应用设计专用计算架构，对计算单元组织、存储互联和感知前端进行系统重构。

具体来看，VLA模型将具身智能芯片的任务范围扩展至连续动作生成、状态更新和实时控制输出，对芯片提出低延迟、高带宽、高能效和实时性约束的综合要求。围绕上述要求，具身智能芯片架构需沿三个方向发展：一是面向动作生成的协同计算架构，二是片上数据流优化的存储互联架构，三是前端智能感知架构。

面向动作生成的协同计算架构

现有边缘AI芯片大多采用CPU、GPU、NPU等异构计算单元协同的SoC架构，主要面向视觉识别、目标检测、语义分割、语音识别等典型AI推理任务进行优化。这类架构通常以矩阵乘法、卷积计算和Transformer算子加速为重点，追求单位功耗下的模型吞吐能力和峰值算力表现。但在具身智能场景中，任务由视觉语言理解、动作生成、状态更新和控制指令输出等多个环节共同构成。芯片不仅需要处理大规模神经网络推理，还需要支撑动作序列生成、控制指令下发等连续性任务。因此，通用边缘AI芯片所强调的单次推理吞吐能力，难以完全适配VLA模型驱动下的具身智能工作负载。

从模型执行过程看，VLA模型内部不同阶段对芯片资源的需求存在明显差异。Zhou等人在跨XPU平台的研究中指出，VLA推理前段视觉语言理解主要受计算能力限制、后段动作生成主要受内存限制[4]。这一结论表明，具身智能芯片不能简单提高GPU或NPU的峰值算力，而是要根据VLA模型不同阶段的负载特征，配置更加细粒度的协同计算架构。英伟达VLA模型GR00T N1采用双系统架构，视觉语言模块负责环境理解、扩散Transformer模块负责实时动作生成[7]，为芯片架构的模块化设计提供了模型层面的依据。基于上述模型架构特征推断，未来具身智能芯片可能从传统“CPU+GPU/NPU”的异构架构，向“环境推理单元+动作生成单元+实时控制单元”的协同计算架构发展。

从动作生成机制的技术发展路径看，传统VLA模型通常将具身智能体动作离散化为动作词元，并采用类似语言模型的自回归方式逐步生成动作序列。这种方式试图复用大语言模型的训练和推理经验，但会导致动作生成环节并行运行难度高，影响高频控制稳定性[8]。为缓解这一问题，Moo Jin Kim等提出了一种基于OpenVLA模型的优化微调方法，通过将并行解码、动作分块和连续动作生成整合为优化微调方案，可在提升任务成功率的同时显著提高动作生成吞吐能力[9]。PI公司提出一种基于流匹配的连续动作生成架构，使模型能够在预训练视觉语言模型基础上输出面向复杂灵巧操作的连续动作轨迹[10]。这些研究表明，VLA模型的动作生成方式正在从离散自回归，向动作分块、并行解码和连续动作表示等方向演进。

综上，面向VLA模型的具身智能芯片，不能再简单沿用传统大语言模型边缘AI芯片以峰值算力和通用推理吞吐量为核心的设计逻辑，而应围绕视觉语言理解、动作生成和控制输出三个环节，构建能够协同处理矩阵计算、状态更新、动作序列生成与调度、实时控制的新型协同计算架构。

片上数据流优化的存储互联架构

在VLA模型由语义推理进一步延伸至动作生成和控制输出后，具身智能芯片面临的关键约束从单纯的算力供给转向数据能否持续、低延迟、高效率地供给计算单元。若仅依赖片外内存，具身智能芯片将难以在模型权重、中间激活、多模态输入、历史状态、动作序列和控制结果等多个模块之间维持数据的频繁传输，因此芯片架构优化不能仅关注内存带宽提升，还应进一步围绕片上缓存、数据流组织、片上互联和状态复用能力进行系统设计。

因此，具身智能芯片需在存储互联架构上进行优化升级。一是强化片上缓存和局部数据复用能力。VLA模型在连续执行过程中具有明显的时间相关性，当前观测、历史状态和历史动作token之间存在较强复用关系。若芯片能够通过片上SRAM保存高频访问数据，并将跨请求状态下的碎片化内存操作融合为密集计算，可有效减少动作生成阶段对片外内存的重复访问。Dai等提出ActionFlow推理框架，通过跨请求流水线机制将历史请求的内存密集型Decode阶段与当前请求的计算密集型Prefill阶段在时序上重叠执行，有效提升了VLA模型的控制回路频率[11]。二是优化片上互联与多模块数据交换路径。具身智能芯片需要同时支撑传感器接入、图像预处理、视觉编码、语言推理和动作生成，这一并发交换过程需要高效的片上传输通道和共享缓存机制，以提升CPU、NPU、GPU、ISP和控制单元之间的数据传输效率。三是优化数据流配置和提升近存计算能力。Raha等人针对DNN加速器的研究发现，从能耗角度而言，数据传输成本远高于计算成本[12]。Boroumand等对谷歌边缘TPU的研究也发现，该加速器在实际运行中存在实际吞吐量远低于峰值吞吐量、实际能效远低于理论峰值能效、内存系统成为能耗和性能瓶颈等问题[13]。VLA模型虽以Transformer架构为主，但其视觉编码器在处理高维视觉特征时同样面临数据复用与内存访问优化问题，且LLM推理中的KV缓存管理与数据复用问题，与上述研究揭示的内存瓶颈和数据流优化需求本质相通。因此，未来具身智能芯片需要通过优化数据流配置、近存计算等方法，提高不同任务阶段的数据传输效率。

综上，VLA模型的边缘部署使具身智能芯片架构设计更加聚焦数据供给效率和状态复用能力。未来具身智能芯片不仅需要具备高算力，还需要保障视觉编码、语言推理和动作生成所需的数据能够以更低延迟、更低能耗在芯片内部稳定流动，从而在边缘侧受限环境中保障VLA模型的实时推理。

前端智能传感器架构

除计算架构和数据互联架构设计外，具身智能芯片的另一重要发展方向是将部分感知计算从主计算核心前移至传感器或传感接口侧，形成前端智能传感器。具身智能体通常需要同时接入视觉、深度、位姿、惯性、力觉、触觉、语音等多源传感数据，原始数据直接上载将带来沉重的片外带宽与计算负担。因此，未来具身智能系统需推动传感器从被动数据采集器向具备事件感知、数据筛选和初级特征提取能力的前端计算节点演进。

多模态传感数据规模的持续增长使这一方向更具紧迫性。对于具身智能系统而言，视觉传感器是数据量最大的输入来源，原始像素数据流对片外带宽形成主要压力；IMU和触觉阵列等传感器虽数据量相对有限，但其高频特性对实时处理链路提出低延迟要求。若这些数据全部依赖主计算芯片处理，将进一步加剧片外带宽压力并消耗VLA模型推理所需的存储与计算资源。因此，在数据源头进行筛选和压缩，而非将所有原始数据集中到主芯片处理，成为提升系统效率的关键路径。相关研究已从感知-运动-通信协同优化角度展开探索，如Guo等提出边缘机器人场景下依据感知场景变化和运动状态动态调整传输频率、压缩比及发射功率的策略，减少过量传感器数据上传需求[14]。

前端智能传感器架构的核心，是在传感器或近传感接口侧完成低层数据处理。传统传感器主要负责将物理信号转换为数字数据，再由主计算芯片完成数据处理。相比之下，智能传感器可在本地完成部分信号处理，仅将筛选后的状态信息、事件信息或低维状态表征传递给主计算核心。Datta等的研究表明，图像传感与下游处理之间的数据传输会带来显著带宽开销，并提出面向图像识别任务的脉冲神经网络传感器内计算方法，在基础配置下将感知与计算环节间的带宽降低12倍，在通道缩减配置下最高可降低96倍[15]。

从系统架构看，前端智能传感器架构并非替代主计算芯片，而是通过分层处理降低主计算芯片负担。传感器侧主要承担低层、局部、实时性强的数据处理任务，主计算芯片则聚焦多模态融合、语义理解、复杂推理、动作生成和控制决策等高层任务。通过这种分层架构，主计算芯片接收的数据从全部原始像素流转变为经过筛选和压缩后的低维状态表征，从而减少数据搬运和冗余计算开销，提高端侧VLA模型的执行效率。

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结论与展望

本文围绕VLA模型在具身智能边缘侧部署中的芯片技术瓶颈与架构发展趋势展开研究。研究表明，VLA模型边缘部署的关键约束并不仅是峰值算力不足，更源于VLA工作负载与现有边缘AI芯片架构之间的结构性错配。动作生成环节的时序依赖性、多模态数据流的高频并发访问，以及原始传感输入对片外带宽的占用，共同构成了计算、存储与感知三个维度的协同瓶颈。因此，具身智能芯片的发展重点不应停留在通用AI推理算力增强，而应转向计算核心、存储互联和感知前端三个层面的系统级协同重构。

针对上述问题，本文从芯片系统视角分析了VLA模型端侧执行中的三类典型瓶颈。其一，动作生成环节的强时序依赖和频繁数据访问，使内存带宽和数据传输效率成为影响端到端性能的重要因素。其二，传统边缘计算平台多沿用面向视觉识别的串行执行工作流，难以充分适配具身智能系统对高频控制与连续动作输出的要求。其三，多模态传感输入、模型状态更新和控制信号下发在共享存储与互联架构中形成资源竞争，使端侧部署问题从单纯的算力性能范畴扩展为计算、存储、互联和感知之间的系统性协同挑战。上述分析说明，具身智能芯片不能简单沿用以TOPS、FLOPS或单次推理吞吐为核心的传统性能评价和设计体系，而需面向真实具身智能感控任务重新设计专用芯片架构。

在此基础上，本文归纳了面向具身智能边缘部署的芯片架构发展方向。在计算架构层面，芯片需从通用异构计算架构转向面向动作生成的协同计算架构，围绕视觉语言理解、动作生成和实时控制配置细粒度计算资源，实现大模型推理、状态更新和低延迟控制输出的并行支撑。在存储互联层面，芯片需从依赖片外带宽扩展转向片上数据流优化，通过缓存复用、状态保持、高速片上互联与近存计算等手段，提升动作生成和多模态推理的数据供给效率。在感知前端层面，芯片系统需从集中式原始数据处理转向感算一体架构，通过传感器侧预处理与特征提取，从源头降低主芯片的带宽与计算负载。这三个层面的协同演进表明，具身智能芯片架构的发展并不仅是算力提升，而是围绕动作生成、数据传输与感知输入形成的系统级重构。

未来，面向具身智能的芯片研究仍需在以下方面深化。一是加强VLA工作负载与芯片架构的协同设计，围绕动作分块、连续动作生成等需求，探索更适合动作生成的计算单元与缓存结构。二是突破存储互联和数据流瓶颈，研究高带宽存储、近存计算与数据流优化的协同方法，以支撑连续状态更新和多模态特征访问。三是推进智能传感器与主计算芯片的协同架构，通过事件驱动感知和传感器内计算，减少低价值原始数据对主计算核心的带宽与能耗压力。

总体而言，随着VLA模型逐步从实验室验证走向物理世界、移动平台和工业终端，具身智能芯片将从传统边缘AI推理平台，演进为支撑物理世界智能体实时行动的关键底座。这一跃迁的本质，是芯片设计从单一性能指标导向，转向面向具身任务的原生架构构建。

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本文作者：

李毅丰 中国电子信息产业发展研究院集成电路研究所

夏梦阳 中国电子信息产业发展研究院集成电路研究所

种丹丹 中国电子信息产业发展研究院集成电路研究所

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