集成电路范式转换！华为提出“韬定律”，5年后晶体管密度达等效1.4纳米

华为在半导体赛道扔下一颗重磅炸弹。今天，华为半导体业务负责人何庭波博士在国内学术预印本平台ChinaXiv发表论文，正式提出以“韬定律”（τ定律）作为摩尔定律的继承者，为半导体产业提出下一个十年的演进方向。这是中国企业首次在半导体基础方法论层面提出具有全局意义的原创理论。

摩尔定律为何走到尽头

过去60年，半导体产业依赖一条简单规律驱动：每隔约两年，芯片上的晶体管数量翻倍，性能提升、成本下降，这就是摩尔定律。这条规律不仅是技术规律，更是整个信息产业的商业契约——从手机到数据中心，无数产品的迭代节奏都建立在这一预期之上。

然而，这一逻辑在7纳米以下节点开始动摇。晶体管已接近物理极限，继续缩小的代价急剧攀升：最先进的光刻设备（EUV）折旧成本高昂，一颗2纳米芯片的设计费用已超过10亿美元，而单位晶体管的成本不降反升。对于无法自由获取最先进光刻设备的企业而言，这一约束来得更早、更重。

华为在这一约束下工作了6年，于此期间将381颗芯片推向量产。正是这段经历，促使其团队追问一个更根本的问题：摩尔定律的本质到底是什么？

何庭波给出的回答是：摩尔定律从来不是关于晶体管有多小，而是关于信号传递有多快。晶体管变小，是因为小了就快；线路变短，是因为短了延迟就低；集成度提高，是因为数据跨越的边界越少、等待的时间越短。空间上的缩减，始终只是压缩时间这一目的的手段。

既然如此，当这一手段失效，答案不是放弃进步，而是“直接以时间本身作为优化目标”。

从“缩小空间”到“压缩时间”

何庭波将“时间常数τ”定义为统一度量衡，覆盖从单个晶体管的皮秒级开关，到整个数据中心工作负载的秒级响应，跨越12个数量级。每一层的τ都可以通过不同手段压缩，不再局限于缩小晶体管这一条路。

通俗来讲，这相当于在不再依靠扩建道路应对早晚交通高峰，而是想办法优化红绿灯、设置潮汐车道、加修高架和地下通道，把车速提上来。这一框架的战略意义在于：它为整个半导体产业指出，竞争优势的来源已从光刻机节点，转移至封装技术、芯片互连、存储带宽与系统架构的综合整合能力。

论文给出了两个规模化的工程验证：一是手机芯片。华为在固定制程节点（不依赖更先进光刻）的前提下，通过将芯片电路在垂直方向分层折叠、以超精密键合工艺连接，实现单代晶体管密度提升53%、处理器能效提升41%——这一成果此前需要3年的光刻工艺推进才能达到，而现在通过封装结构创新在一代内实现。今年量产的麒麟2026芯片，处理器核频率回升至3.1GHz，并预计2029年突破4GHz。

二是AI数据中心。论文揭示，大型AI集群超过80%的能耗来自数据搬运，而非计算本身。华为通过统一互连总线将系统内通信延迟从数十微秒压缩至约100纳秒，相当于压缩了1/500；通过近封装光引擎将芯片间高速互连从铜缆升级为光纤，传输距离从不足1米延伸至100米；通过三维封装重组解决算力扩张与互连带宽之间的结构性矛盾。据此预测，到2035年AI硬件集成度将实现逾百倍增长。

何庭波透露，今年秋季，华为将发布全新麒麟手机芯片，完整采用逻辑折叠技术。据预测，到2031年，基于“韬定律”的高端芯片晶体管密度可达到等效1.4纳米制程水平。

补齐系统级EDA的短板是关键

“韬定律”的提出，在技术层面宣告了一个重要转变：半导体的竞争维度，正从单纯的制程节点之争，拓展为跨芯片、跨封装、跨系统的整合能力之争。这对于在先进光刻方面受到约束的中国产业而言，既是压力下创新求生的经验总结，也是一条对所有参与者开放的新赛道。

值得关注的是，支撑这一新范式落地的关键使能工具——系统级EDA（电子设计自动化）软件——目前在国内仍是薄弱环节。传统EDA工具以单颗芯片为设计边界，而韬定律要求的协同优化跨越芯片、封装、电路板乃至整机系统，涉及信号、电源、热、力学等多个物理场的联合分析。

国际EDA巨头已通过大规模并购提前布局，如2024年1月，新思科技宣布以350亿美元收购仿真技术领军企业Ansys。同年，德国EDA龙头企业西门子宣布以106亿美元收购工业仿真和分析软件提供商Altair，这是西门子历史上规模最大的交易之一。

在系统级EDA方向上，上海企业芯和半导体已形成了完整的技术体系，其STCO（系统技术协同优化）平台覆盖从芯片到整机的多层级、多物理场协同仿真与优化能力。芯和半导体与上海交通大学等单位合作的“射频系统设计自动化关键技术与应用”项目荣获了2023年度国家科技进步奖一等奖。‌‌‌

“在韬定律开启的系统集成新时代，补齐系统级EDA这一关键工具短板，是中国半导体产业链实现自主可控的重要一环。”芯和半导体创始人代文亮说。