晶体管密度单代涨55%不靠新制程：华为“韬（τ）定律”说了什么

2026年5月25日，上海。

国际电路与系统研讨会（ISCAS 2026）主旨演讲台上，华为何庭波正式发表了半导体领域的“韬（τ）定律”。这个以时间常数τ（tau）命名的新 scaling 原则，指向一个让整个半导体行业都必须面对的事实：

摩尔定律的几何缩放时代已经结束，下一个五十年的竞争规则正在被重新书写。

这不是一次概念发布会。支撑韬定律的，是华为半导体团队在2020年5月至2026年5月间完成量产的381颗芯片——覆盖移动终端、AI加速器、汽车电子、工业与基础设施五大品类。其中最引人注目的实证来自两个极端：一端是功耗仅数瓦的智能手机SoC，另一端是吉瓦级的AI训练集群。在这两个跨度达十二个数量级的场景中，同一套方法论同时成立。

“摩尔定律从未关于尺寸，它关于时间”

行业习惯用纳米衡量进步，但何庭波在论文中拆解了一个被遮蔽了六十年的底层逻辑：摩尔定律的核心从来不是“让晶体管变小”，而是“让信号更快到达目的地”。晶体管变小是为了开关更快，互联线路变密是为了传输更短，集成度提升是为了减少数据跨边界次数——每一代技术迭代的本质交付物，都是时间的压缩。

从皮秒级的晶体管开关到秒级的数据中心任务响应，空间缩放只是压缩时间的工具。既然如此，为什么不直接以时间本身作为优化目标？这就是韬定律的核心主张。

它定义了一个贯穿晶体管、电路、芯片、系统四个层级的特征时间常数τ，并将τ的系统性缩减作为统一优化目标。频率、延迟、带宽、吞吐量——这些过去各自为政的指标，全部收敛到同一个度量衡之下。工艺工程师、电路设计师、系统架构师、软件开发者，终于可以在同一套语言体系中讨论问题。

论文将这一主张定位为自罗伯特·登纳德1974年提出缩放理论以来，首个能够贯穿整个计算架构、建立统一优化目标的 scaling 原则。

登纳德缩放解决了电压与尺寸等比例缩减的问题，支撑了集成电路近三十年的性能功耗平衡，但在2005年前后率先失效，“暗硅时代”开启。此后，工艺、电路、架构、系统各层级各自为战，性能优化成为分散的局部行为，系统级时序沦为被动残差。

韬定律试图重建这种全栈一致性。

它不取代摩尔定律或登纳德缩放，而是将几何缩放降格为众多τ缩减手段中的一种。在这个框架下，封装、存储带宽、互联架构的权重不亚于晶体管工艺节点，甚至更为关键。

这也意味着产业竞争规则的重写，论文直言，“竞争优势不再需要永远驻留在光刻技术的最前沿”，封装、存储带宽和互联设计已经获得了此前仅由先进逻辑节点独占的战略权重。对于无法获取最先进光刻设备的企业而言，这个判断具有不言自明的意味。

从更长的技术史来看，几何缩放时代的终结分为两个阶段。2005年前后登纳德缩放率先失效，电压不再随特征尺寸等比例下降；7纳米之后，依靠FinFET和环绕栅极（GAA）架构延续的几何缩放红利彻底见顶——速度饱和效应使本征延迟与沟道长度从二次相关退化为线性相关，局部互连寄生参数主导了延迟预算，掩模成本和EUV折旧将2纳米节点单颗芯片设计预算推过十亿美元。单晶体管成本在先进节点已不再下降，甚至开始回升。维持了五十年的“每代晶体管更多、成本更低”的行业逻辑彻底瓦解。

不换光刻换拓扑：从手机芯片到AI集群的实战验证

2020年之后，先进制程获取受限成为既定约束。华为半导体团队面对的问题极为具体：工艺节点冻结的前提下，如何继续实现单颗芯片的代际性能提升？答案是逻辑折叠（LogicFolding）——将数字、模拟和存储电路拆分到垂直堆叠的有源层，通过超细间距混合键合实现层间互联，从拓扑层面重构逻辑电路的空间分布。

传统芯片设计把所有门电路平铺在二维平面上，关键路径上的信号线越长，寄生电阻电容越大，时钟频率就越低。逻辑折叠打破这个平面假设，把关键路径上的门电路分配到两个甚至更多垂直堆叠的有源层。从电路设计者的视角看，多层芯片就像一个连续的整体结构，器件跨层分布，信号走线长度大幅缩减。实测数据直接体现在麒麟2026芯片上：

晶体管密度：从155 MTr/mm² 阶梯式提升至238 MTr/mm²，涨幅约55%（实际计算值为53.5%）——以往需要三年几何缩放才能达到的幅度 能效与主频：SoC性能核能效提升41%，最高主频涨幅近13%，回归3.1 GHz 存储性能：SRAM运行频率提升超40%，关键路径缩短，单比特能耗降低 互连开销：代表性处理核心时钟缓冲器减少50%以上，时钟偏差降低25%，布线长度缩减约30%

麒麟CPU性能核主频的迭代轨迹标注了这个转折：

从平面架构时代年均不到0.1 GHz的爬升，到逻辑折叠时代单代约0.3 GHz的跳跃，趋势线的斜率发生了根本性变化。论文同时披露，当前流片版采用了“刻意保守”的策略——混合键合间距1.5微米，折叠仅应用于关键路径而非全芯片，TSV接点仅相较顶层金属下移一层。预计到2031年，基于韬定律的芯片晶体管密度将突破400 MTr/mm²，据人民日报报道，这一水平可与1.4纳米制程相类比。

如果说智能手机SoC是韬定律的极端约束测试场，那么AI数据中心则是另一个极端。论文揭示了一个在AI算力圈被广泛感知但少有系统论述的事实：超过80%的AI集群能耗消耗在数据移动上，而非计算本身；超过70%的系统成本投入数据存储。缩短数据在芯片间、机柜间、封装内的传输时间，与提升计算速度具有同等战略优先级。

华为在AI系统层面部署了三套协同架构。

统一总线（Unified Bus）用一套全域对等协议替代传统多层级协议栈，实测将端到端远程访问延迟从数十微秒压缩至约100纳秒，实现约500倍的τ缩减，大规模多机柜集群可近似为“一台机器”运行。

Hi-ONE光电互联引擎提供单路8 Tb/s的封装近距光互连带宽，SerDes传输距离从约100厘米压缩至5厘米，跨机柜传输距离从不足1米拓展至100米。

三维折叠（3D Folding）则解决了一个更根本的拓扑问题——在传统2.5D封装中，计算能力随芯片面积按N²增长，但内存带宽、互连和供电受限于芯片边缘，仅按N增长。三维折叠将供电、存储和光互连从边缘迁移至垂直表面，使其同样进入N²增长轨道。

三套架构形成闭环：统一总线定义系统级通信新范式，Hi-ONE解决物理层带宽和距离瓶颈，3D Folding消除封装拓扑的先天局限。预计到2035年，基于这一体系的硬件集成度将实现超过100倍的增长。昇腾990预计在2030年左右首次引入逻辑折叠技术，标志着AI加速器架构从平面扇出时代向立体集成时代的过渡。

“竞争优势不再需要永远驻留在光刻技术最前沿”

如果仅把韬定律理解为几项技术的组合，那就低估了它的野心。

其更深层的方法论声明是：让工艺、电路、架构、软件团队围绕同一个度量衡协同优化，任何单一层级的改进必须传递到系统τ才有意义。“下一美元应该跟随τ，而不是节点”，论文的这个判断，是对半个世纪以来以制程节点为中心的产业投资逻辑的直接挑战。

论文同时提出了一个容易被技术细节遮蔽的产业判断。

8086时代，处理器与存储器被标准化总线刻意分离，两大产业各自沿摩尔曲线独立发展。AI时代正在逆转这一分离趋势：算力暴涨不断触及存储带宽、延迟和封装的物理极限，HBM、混合键合、三维堆叠SRAM都是同一底层趋势的不同表征。逻辑与存储正在重新走向物理集成，供应链话语权向存储和封装厂商倾斜。

技术方向已经明确，但经济利益的分配规则尚未定型——论文将其定义为“未来十年行业必须解决的结构性问题”。

论文以相当篇幅列出了韬定律尚未解决的五个开放问题：

面向三维架构的EDA工具链需要重建，现有工具面向二维平面设计时代开发，无法支持多层堆叠裸片的单元级跨层划分； 晶圆间工艺偏差对时钟分布和时序裕量构成挑战； 混合键合和TSV本身存在寄生损耗，逻辑折叠的工程可行性取决于“τ收益是否大于τ损耗”的核心不等式； τ是时间维度准则而非能耗准则，需要配套存储语义总线、封装近距光互连、背面供电和数据中心级DVFS等能耗优化体系； 行业基准测试体系需要从单指标评估升级为τ剖面基准。这些问题面向全行业开放，任何单一企业都无法独立完成。

何庭波在演讲末尾表达了开放合作的意愿：“未来一定属于开放合作。在韬定律的路径下，我们期待与全球科学家、工程师和产业伙伴紧密合作，共同推动半导体与电子产业持续发展。”

从摩尔定律到登纳德缩放，再到今天的韬定律，半导体产业的底层叙事每一次更替都伴随着旧秩序的瓦解和新秩序的建立。韬定律能否成为定义下一个时代的框架，取决于不只是一家企业，而是整个产业链在未来六到十年的集体工程实践。方向已经标定，但道路的每一米都需要铺。（本文首发钛媒体APP，作者 | AGI Signal，编辑 | 秦聪慧）

附论文地址：A Time Scaling Theory for Multi-Layer Electronic Systems

https://chinaxiv.org/abs/202605.00224