Intel 18A制程：M0间距36nm、GAA间距76nm，PowerVia用于逻辑芯片

核心尺寸与单元设计GAA 间距与背面供电的妥协

IT之家 2 月 21 日消息，分析师 @jukan05 今日转发了一份关于英特尔 Panther Lake 的深度技术分析报告，揭示了首款基于 Intel 18A 制程工艺的 CPU 产品的关键设计参数。

这份报告通过对芯片物理实现的详细拆解，呈现了 18A 工艺在初期量产阶段的真实技术面貌，同时也勾勒出英特尔未来 14A 工艺的技术演进路径。

Panther Lake 芯片的裸晶圆尺寸（Die size）约为 110mm²，芯片内所有区域，包括逻辑芯片和 SRAM 芯片，均采用了高性能（HP）库，而非通常用于提高密度的高密度（HD）库。

具体而言，逻辑芯片部分采用 G50H180 规格，SRAM 芯片面积为 0.023μm²，这与英特尔此前披露的信息一致。

在金属层间距上，其最小金属间距（M0）为 36nm。尽管 Intel 18A 宣称可实现 32nm 的 M0 间距，但这仅适用于 HD 库（对应 H160）。

与业界常见的 HD / HP 同间距但晶体管数量不同的做法不同，18A 的 HD 和 HP 库均维持 5 个鳍片，但 HD 库采用 32nm 间距，而 HP 库则为 36nm 间距。

在金属层方面，前端（FS）共有 15 层金属层，后端（BS）共有 6 层金属层，其中 BM5 层实质上可视为 RDL（重分布层）。

GAA 全环绕栅极晶体管的间距是衡量工艺先进性的关键指标。Panther Lake 的逻辑最小栅极间距为 76nm，而 SRAM 位线间距为 52nm，两者之间存在显著差异。这一差异背后则是技术的现实权衡。

值得注意的是，逻辑与 SRAM 均采用 HP 库，但两者最小间距差异较大。目前尚未公布 GAA 关键尺寸（CD），因此无法进一步反推出 GAA 间距。

关于 Power Via 背面供电技术，英特尔此前已说明 18A 的 SRAM 并未采用 Power Via 方案。18A 的 Power Via 技术是在 GAA 结构之间插入电源通孔，将背面供电连接至前端中段金属层（MEOL）接触层，并向源极提供电力。但是，这要求 GAA 间距必须足够大，否则 Power Via 无法通过。

按照业内普遍认知，若要在 SRAM 单元中实现 Power Via，仅插入 NN 间距一项就需将单元高度增加 1.1 倍。报告指出，虽然英特尔官方解释是背面供电对 SRAM 提供的收益不明显，而根本原因在于技术限制。

好消息是，这一限制将在 14A 节点得到解决。14A 将改用 BSCON 技术，直接从背面连接到晶体管的源极端子，从而摆脱 GAA 间距的约束。这意味着，14A 的 SRAM 是具备采用 Power Via 技术能力的。

在材料层面，18A 的 MEOL（中段制程）接触孔以及 BEOL（后段制程）的 V0/V1 层仍采用钨，而非此前传闻中的钼。M0 金属层则采用铜。分析认为，英特尔计划在 14A 节点引入钼，但 14A 的 M0 间距仍然较大，仅略小于 18A，因此目前尚无必要采用钌。

除此之外，18A 的 GAA 结构已配备内部间隔层（Inner Spacer）。相比之下，三星的 SF3 工艺直到 SF2 节点才引入该结构，这凸显了不同代工厂在技术成熟度上的差异。

在产能与良率方面，报告提到，Panther Lake 目前仍处于良率爬坡阶段，且当前产品全部采用相对更易制造的 HP 库。分析认为，先不考虑英特尔承诺的 32nm 间距，仅从当前量产产品来看，即使在 36nm 上，良率稳定仍需一些时日。

报告提到，18A 逻辑 GAA 间距达 76nm，甚至远大于中芯国际 N+3 工艺的 32nm 鳍片间距。这印证了一个观点：GAA 工艺本身与光刻设备的关联度有限，甚至在光刻设备受限时，反而可通过 GAA 来放宽间距要求。然而，即便拥有这种便利，英特尔要想实现稳定的量产工艺仍非易事。半导体的难度远不止于光刻机，极紫外光刻仅是入场券，真正的竞争在于蚀刻、沉积、清洗等更难的工艺整合能力，而这正是台积电领先于英特尔和三星的核心领域。