澜起科技推出PCIe 6.0 AEC解决方案 助力超节点系统高速互连

近日，澜起科技宣布，已在国内率先完成基于PCIe® 6.x/CXL® 3.x标准的高性能有源电气电缆（Active Electrical Cable, AEC）解决方案的研发与系统验证。该方案可支持PCIe 6.0 x16通道的高速数据传输，适用于AI服务器及数据中心中对高带宽、低延迟连接日益增长的需求。

随着人工智能和大规模计算应用的发展，数据中心架构正逐步向分布式、多机架的“超节点”模式演进。业内认为，在此背景下，传统无源铜缆在长距离、高频率信号传输中的损耗问题愈发突出，难以满足PCIe 6.0及以上标准对信号完整性的严苛要求。相较之下，AEC通过集成Retimer芯片实现信号重定时与均衡补偿，在一定传输距离内以低于光模块的成本和功耗提供接近光通信的性能表现，被视为中短距高速互连的重要技术路径之一。

据介绍，澜起科技此次推出的AEC解决方案具备以下技术特征：其一，采用自研SerDes技术与创新数字信号处理（DSP）架构，并结合OSFP-XD高密度封装接口，支持稳定可靠的PCIe 6.0 x16链路；其二，内置链路监控与诊断功能，有助于提升系统的可维护性与部署效率；其三，提供多种线缆规格配置，适配机箱内外、板卡间、节点间乃至机柜间的多样化连接场景。

目前，公司已联合国内多家主流线缆厂商完成该方案的开发及系统级互操作测试，涵盖CPU、GPU/xPU、PCIe交换芯片及智能网卡等关键组件。相关测试结果显示，其在典型应用场景下具备良好的兼容性与稳定性。

半导体业内人士指出，随着PCIe标准从5.0向6.0乃至未来7.0迭代，单通道速率提升至64 GT/s，信号衰减呈指数级上升，推动市场对有源互连方案的需求加速释放。尤其是在AI推理负载持续增长、模型参数规模不断扩大的趋势下，超节点架构对跨设备互联能力提出更高要求，进一步打开了AEC的应用空间。

值得注意的是，除PCIe AEC外，CXL（Compute Express Link）作为支持内存一致性与资源共享的关键协议，也在新型计算架构中扮演越来越重要的角色。近期部分AI企业尝试将大模型静态参数由HBM迁移至主存系统，借助CXL实现内存池化管理，从而降低对GPU显存的依赖。例如，DeepSeek提出的Engram架构即通过此类设计实现了显存占用减少约90%的技术突破。DeepSeek Engram架构的推出，不仅代表了大模型部署思路上的重大转变，也对底层硬件生态提出了全新要求——即构建一个高效、可扩展且具备强一致性的异构内存体系。该架构将大量静态模型权重从昂贵的HBM显存卸载至内存模组或通过CXL连接的主机内存或其他扩展内存资源中，使CPU内存实际上承担起了“第二显存”的功能。

“这一变革将有望带动对高带宽内存模组（如MRDIMM）、CXL控制器以及Retimer芯片需求的爆发式增长。”一位产业研究员向证券时报记者分析称，随着更多云服务厂商和AI基础设施提供商关注到内存成本优化的重要性，预计未来将有更多类似Engram的技术路径涌现，形成对CXL生态系统的长期利好。

不过，也有业内人士提醒，尽管AEC在成本与功耗方面较光模块具优势，但在更远距离或超高密度部署场景中，仍面临与硅光、AOC（有源光缆）等技术的竞争。此外，下一代PCIe 7.0标准预计将进一步压缩物理层传输窗口，对Retimer芯片的时延控制与能效提出更高挑战，技术研发门槛将持续抬升。

对此，澜起科技表示，将持续深耕高速互连技术，积极开展PCIe 7.0 Retimer芯片及高速以太网PHY Retimer芯片等下一代产品的研发。这也意味着除了内存互连和PCIe/CXL互连之外，公司在以太网互连领域布局已迈出重要一步，未来有望拓展其高速互连解决方案的覆盖边界，打造更加完整的数据中心连接技术图谱。