北京
在本周举办的台积电欧洲开放创新平台（OIP）论坛上，Alchip 与Ayar Labs 联合展示了一款基于台积电 COUPE 平台的全集成式封装内光学 I/O 引擎。该方案可为下一代 AI 加速器提供光互联能力，通过整合Ayar Labs的硅光 TeraPHY 芯片、Alchip的电接口芯片及可插拔光纤连接器，每台加速器的带宽可达 100Tb/s，并能通过行业标准 UCIe 接口与其他芯片互联。其目标用户为需要光互联功能，但无法从零自主搭建光学子系统的硬件开发商。
2024 年台积电推出紧凑型通用光子引擎（COUPE）框架时，主要面向 AMD、英伟达等大型芯片开发商 —— 这类企业有能力自主设计电子集成电路（EIC）和光子集成电路（PIC），再委托台积电代工生产。
但许多定制化加速器设计商并无资源开展垂直整合（不同于英伟达：其凭借 NVL72、NVL144 及 NVL576 平台，掌控了从计算到横向扩展互联的全技术栈），他们倾向于授权使用各类所需技术，转而专注于开发具有差异化优势的 IP。而Alchip与Ayar Labs推出的这款量产级光学子系统正填补了这一空白：小型芯片设计商无需前期投入数千万美元，即可相对便捷地为其芯片添加光互联功能。
该联合方案是一款三芯片组共封装光学I/O 子系统，核心组成包括：
1.Alchip UCIe-A 至 UCIe-S 协议转换芯片组：终结加速器的 UCIe-A 接口，并通过 UCIe-S（流传输）实现纵向扩展协议（UALink、PCIe、以太网、SUE）；
2.Alchip EIC 芯片：提供低功耗串并转换器（SerDes）、调制驱动器、时钟电路及控制模块；
3.Ayar Labs TeraPHY PIC 芯片：基于硅光技术实现光调制与探测功能。
值得一提的是，Alchip的协议转换芯片还可承载封装于 UCIe 物理接口之上的非 UCIe 协议，因此能与采用专有协议的计算芯片兼容。该 PIC 芯片采用微环架构，配备可插拔光纤连接器以兼顾可制造性，并提供两种链路选项：PAM4 粗波分复用（CWDM）方案（每跳延迟 100-200 纳秒，误码率 < 10⁻⁶），以及密集波分复用（DWDM）快速跟进方案（每跳延迟 20-30 纳秒，误码率 < 10⁻¹²）。
该光学子系统支持超大规模纵向扩展，每台加速器可提供 100Tb/s 以上带宽，单设备最多支持 256 个以上光端口，能够连接多个机架中的数百个处理器，使其作为单个大型处理器协同运行。此外，两家公司还设想将该方案应用于内存扩展器领域。
其参考设计（实物模型）包含两颗全掩膜版加速器芯片、八组高带宽内存（HBM）堆栈、四颗协议转换芯片组及八台Ayar Labs TeraPHY 光学引擎，所有组件均集成于一块带有电源完整性集成无源器件的基板上。Alchip发布的系统架构图显示，该平台可实现 XPU 间互联、XPU 与交换机互联、交换机间互联，甚至支持光学内存扩展。
通过采用Alchip以芯片组形式销售的该子系统，几乎所有 AI 加速器开发商都能为其产品配备超高带宽、低延迟、高能效的机架级乃至多机架级互联能力 —— 对于小型企业而言，自主研发这类功能的成本过高，难以承担。
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