中国4nm芯片已量产，打破欧美封锁？事实是搞定了Chiplet封装技术

“4nm芯片已经量产，打破美国芯片封锁，中国芯片迎来重大突破”，2023年开年各大媒体就公布了这样劲爆的消息，但我想在视频开头就给大家伙儿直接辟谣一下，这些消息其实都是夸大者混淆了概念。

4nm芯片量产这事儿传出来，源头是在2022年12月底，长电科技在互动平台表示他们公司已经实现了4nm工艺制程手机芯片的封装，结果这事儿被很多人误解为长电有能力量产4nm芯片了，但事实上长电是研发成功了4nm“chiplet“封装技术——XDFOI，该技术只是说有能力实现通过Chiplet技术生产的4nm芯片在封装环节的量产。

看到这儿，什么是芯片封装呢？什么是Chiplet，它对于中国突破欧美芯片封锁有什么意义呢？本期极为硬核，相信大家看完一定会有收获。

过去数十年来，全球各大半导体巨头不断往同样小的芯片空间内塞入上亿颗晶体管，以此来持续提升工艺制程，使芯片的性能不断地翻倍，但近几年行业往3nm、2nm以下推进的难度突然飙升，几乎触碰到硅材料本身的物理极限了，想要继续缩进制程付出的成本代价越来越大。联电、格芯两大晶圆代工厂先后宣布放弃10nm以下先进芯片制程的研发，而摩尔定律的领头者英特尔在向10nm、7nm推进的过程中遇到了极大的阻力，制程工艺已经被台积电和韩国三星超越，芯片制程到了尽头的看法一时充斥整个行业。

于是一种绕过先进制程障碍、实现与先进工艺制程效果接近的“Chiplet技术”火了。

以前行业推进芯片制程，简单说就是让单位面积内晶体管数量翻倍，而这时设计和制造的对象是系统级芯片SoC，用光刻机直接往一大块芯片中一次性集成中央处理器CPU、图形处理器GPU、图像处理单元ISP、数字信号处理器DSP等众多功能单元，通过全面提升单元性能，实现SoC芯片的迭代。

如今芯片制程工艺受阻，我们该如何继续提高SoC芯片整体的性能呢？

2015年Marvell创始人周秀文在ISSCC集成电路设计大会上提出了Modular Chip——模块化芯片的概念，后来逐渐演变出了Chiplet。Chiplet也被称为“芯粒”，可以理解成系统级芯片中的一小块芯片，承担某一种特定功能。如果我们将SoC芯片看成一整块拼好的乐高玩具，Chiplet就是其中的一块积木，多个Chiplet就可以拼接成一个SoC系统级芯片。而Chiplet技术干的事就是提前将每块积木设计好，再用最合适的工艺分别制造完成，最后通过先进“封装技术”将各块积木集成为一个SoC芯片。

以前SoC芯片整体上仅依赖工艺和架构来实现性能的指数增长，而现在Chiplet技术是从各个小单元入手，将每个小Chiplet做到极致，最终实现系统级芯片性能和功能的跃进，也就是说如果我暂时搞不出4nm芯片，但我可以通过把大芯片内的每个小芯片做到极致，最终也能实现跟4nm芯片同样的性能和功能。

2022年苹果在春季新品发布会上发布的M1 Ultra，这款芯片就是将两颗M1 Max 封装在一起，两颗M1 Max采用了5nm工艺制程，拥有570亿颗晶体管，在采用UltraFusion封装架构将两颗芯片内部互连后，便得到了一块系统级芯片M1 Ultra，晶体管数量达到了1140亿颗，性能达到了空前的提高。

我们再看看Chiplet的封装技术，也就是此次长电科技搞的突破口。业内区分先进封装和传统封装一般以是否会用到线路焊接为界定标准，目前使用最广泛的系统级封装SiP是传统意义上的封装。而Chiplet的封装一般采用2.5D、3D无需线路焊接的先进封装方式。我们可以将2D封装理解为同一个基板平面上集成，而2.5D是在Interposer中介层上集成，相当于在平面上加了一块基板，而3D就是芯粒间的垂直堆叠和直连，这种封装更能实现芯粒间的堆叠和高密度互联，更适合Chiplet。从2D到3D，可以形象理解为平面上建高楼，楼建得越高，住的人也越来越多，能装下的晶体管也更多。

目前头部IDM（垂直整合设计制造）厂商、晶圆代工厂都在积极推进不同类型的Chiplet封装技术，来抢占这块市场，目前市场上有四种主流的封装方式。一种是标准封装——将芯片间的金属连线埋入承载的基板中。一种是英特尔在2017年提出的EMIB封装方案——将硅桥嵌入基板中，再利用硅桥连接不同的芯粒，最终以2.5D的形式将不同制程的Chiplet整合在一起。一种如台积电的CoWoS封装方案——将芯粒在硅中介层上重新布线，最终再将中介层封装到基板上。上文提到M1 Ultra芯片的UltraFusion封装架构就是采用的该类技术。最后一种像日月光的FOCoS-B封装方案——将芯粒在扇出型中介层上重新布线，不过最后仅在芯粒连接处用硅桥连接。

以上几种大都是从2.5D封装出发，而在2018年底，英特尔又推出了行业首个3D逻辑芯片封装技术——Foveros 3D。微芯片一般分为逻辑芯片（CPU、GPU、NPU）和存储芯片两大类，以前逻辑芯片只能与存储芯片连在一起，而Foveros 3D能实现不同制程逻辑芯片的堆叠。台积电也已经在2.5D、3D封装上布局超过了10年，他们将CoWoS封装、SoIC前端封装、InFO后端封装整合在一个3DFabric平台中，可以说行业做Chiplet封装的底子和经验是十分充足的。

国内搞Chiplet封装的就要数长电科技了，长电目前是中国最大、全球第三大芯片封装测试的巨头，它家的封装技术就是XDFOI chiplet高密度多维异构集成工艺，技术上做到了完全自主研发。长电的封装能在SoC芯片有限的范围面积内，组合小芯粒进行非常高密度的集成，最终整体上提高芯片封装的集成度，而且能使芯片封装的尺寸更小，模块功能更强。长电能做到4nm封装水平，也是当下全球最先进的封装水平，XDFOI封装涵盖先进的2.5D、3D封装，并且已经为客户封装芯片，技术很快就投入了使用。网上所传长电科技实现了4nm芯片量产，实际上就是对chiplet技术了解不够，概念理解不清晰，最终越传越片面。

话说回来，Chiplet作为一种新技术路线，也给出了单个裸片晶体管数量受限的情况下，保持封装后芯片产品整体晶体管数量持续提升的方法，也是未来几年摩尔定律走到尽头后，提升芯片算力的依仗。在我国半导体行业中短期内无法破解EUV光刻机卡脖子的局面下，Chiplet也是我国突破半导体工艺的重要途径。现阶段国内行业的主要方向应该是构建Chiplet生态，争取在Chiplet IP和EDA创新软件上做到国际领先进水平，但Chiplet技术引发的设计、封装等新难题，也值得我们敬畏。